DE102004005992B3 - Manufacturing method for a semiconductor structure - Google Patents

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Halbleiterstruktur. Das Herstellungsverfahren umfasst die Schritte: Bereitstellen eines Halbleitersubstrats (1) mit einem Gatedielektrikum (5); Bereitstellen einer Mehrzahl von mehrschichtigen länglichen, im Wesentlichen parallel zueinander verlaufenden Gatestapeln (GS1; GS2) auf dem Gatedielektrikum (5), welche eine unterste Schicht (10) aus Silizium aufweisen; Vorsehen einer ersten Linerschicht (60) aus einem ersten Material über den Gatestapeln (GS1, GS2) und dem daneben freiliegenden Gatedielektrikum (5), deren Dicke (h) geringer als eine Dicke (h') der untersten Schicht (10) aus Silizium ist; Vorsehen von Seitenwandspacern (70) aus einem zweiten Material an den vertikalen Flanken der Gatestapel (GS1; GS2) über der ersten Linerschicht (60), wobei ein Bereich der ersten Linerschicht (60) über dem Gatedielektrikum (5) zwischen den Gatestapeln (GS1; GS2) freibleibt; selektives Entfernen der ersten Linerschicht (60) gegenüber den Seitenwandspacern (70) zum lateralen Freilegen der untersten Schicht (10) aus Silizium der Gatestapel (GS1; GS2); und selektives Oxidieren der freigelegten untersten Schicht (10) zum Bilden von Seitenwandoxidbereichen (50') an den Gatestapeln (GS1; GS2).The present invention provides a manufacturing method for a semiconductor structure. The manufacturing method comprises the steps of: providing a semiconductor substrate (1) with a gate dielectric (5); Providing a plurality of multi-layered elongate, substantially parallel gate stacks (GS1; GS2) on the gate dielectric (5) having a lowermost layer (10) of silicon; Providing a first liner layer (60) of a first material over the gate stacks (GS1, GS2) and the adjacent gate dielectric (5) whose thickness (h) is less than a thickness (h ') of the bottommost layer (10) of silicon ; Providing sidewall spacers (70) of a second material on the vertical edges of the gate stacks (GS1, GS2) over the first liner layer (60), a portion of the first liner layer (60) over the gate dielectric (5) between the gate stacks (GS1; GS2) remains free; selectively removing the first liner layer (60) from the sidewall spacers (70) to laterally expose the lowermost silicon layer (10) of the gate stacks (GS1; GS2); and selectively oxidizing the exposed bottom layer (10) to form sidewall oxide regions (50 ') on the gate stacks (GS1; GS2).

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine HalbleiterstrukturThe The present invention relates to a manufacturing method for a semiconductor structure

Aus der US 2003/0141554 A1 und der US 6,521,963 B1 ist jeweils eine Halbleiterstruktur bekannt, welche eine Mehrzahl von parallel verlaufenden Gatestapeln aufweist, die durch ein Gatedielektrikum von einem Halbleitersubstrat getrennt sind und welche eine unterste Schicht aus Silizium aufweisen.From US 2003/0141554 A1 and the US 6,521,963 B1 In each case, a semiconductor structure is known which has a plurality of parallel gate stacks which are separated from a semiconductor substrate by a gate dielectric and which have a lowermost layer of silicon.

Die Gatestapel weisen weiterhin erste und zweite übereinander liegende Seitenwandspacer auf sowie laterale Seitenwandoxidbereiche an den Gatestapeln unterhalb der ersten und zweiten Seitenwandspacer, die sich bis unter die Gatestapel erstrecken.The Gate stacks also have first and second superimposed sidewall spacers on and lateral sidewall oxide areas at the gate stacks below the first and second sidewall spacers extending to below the Gate stack stretch.

Aus der US 6,127,711 A ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, wobei ein doppelter Nitrid/Oxid-Seitenwandspacer mit anschließendem selektiven Ätzen des Nitridteils bis zu einem Polysiliziumgate bekannt ist.From the US 6,127,711 A For example, a method of fabricating a semiconductor device is known, wherein a double nitride / oxide sidewall spacer is known, followed by selective etching of the nitride part to a polysilicon gate.

Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte Speicherschaltungen in Silizium-Technologie erläutert.Even though in principle be applicable to any integrated circuits the present invention and its underlying problem in relating to integrated memory circuits in silicon technology explained.

2a–c zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur zur Illustration der erfindungsgemäßen Problematik. 2a C show schematic representations of successive process stages of a production method of a semiconductor structure for illustrating the problem according to the invention.

In 2a bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, in das (nicht näher illustrierte) Elemente einer Halbleiterspeicherschaltung integriert sind. Bezugszeichen 5 ist eine Gatedielektrikumsschicht aus Siliziumoxid. Über dem Gatedielektrikum 5 vorgesehen ist eine Schichtenfolge aus einer untersten Schicht 10 aus Polysilizium, einer zweituntersten Schicht 15 aus WN, einer drittuntersten Schicht 20 aus W und einer obersten Schicht aus Siliziumnitrid.In 2a denotes reference numeral 1 a silicon semiconductor substrate, in which (not further illustrated) elements of a semiconductor memory circuit are integrated. reference numeral 5 is a gate dielectric layer of silicon oxide. Above the gate dielectric 5 a layer sequence consisting of a lowermost layer is provided 10 made of polysilicon, a second lowest layer 15 from WN, a third lowest layer 20 made of W and a top layer of silicon nitride.

Mittels eines üblichen Ätzverfahrens sind in die Schichtenfolge teilfertige längliche, im wesentlichen parallele Gatestapel GS1, GS2 geätzt worden. Dabei ist die unterste Schicht 10 gegenüber ihrer ursprünglichen Dicke h' lediglich auf eine reduzierte Dicke h'' verdünnt worden. Mit anderen Worten sind im in 2a gezeigten Prozesszustand die Gatestapel GS1, GS2 noch nicht vollständig voneinander ge trennt. Beim gezeigten Beispiel ist die Dicke h'' ungefähr halb so groß wie die Dicke h'.By means of a conventional etching process, partially finished, substantially parallel gate stacks GS1, GS2 have been etched into the layer sequence. This is the lowest layer 10 with respect to their original thickness h ', they have been thinned only to a reduced thickness h''. In other words, in the 2a shown process state, the gate stacks GS1, GS2 not yet completely separated ge. In the example shown, the thickness h '' is approximately half the thickness h '.

In einem darauffolgenden Prozessschritt, der in 2b illustriert ist, werden an den vertikalen Flanken der halbfertigen Gatestapel GS1, GS2 Seitenwandspacer 30 aus Siliziumnitrid gebildet, die typischerweise eine Dicke von 5 nm in der 90 nm-Technologie aufweisen.In a subsequent process step, the in 2 B is illustrated, on the vertical flanks of the half-finished gate stack GS1, GS2 Seitenwandspacer 30 formed of silicon nitride, which typically has a thickness of 5 nm in 90 nm technology.

Anschließend an den im 2b gezeigten Prozesszustand erfolgt eine anisotrope Ätzung der Struktur unter Verwendung der Seitenwandspacer 30 als Maske, wobei das zwischen den halbfertigen Gatestapeln GS1, GS2 oberhalb des Dielektrikums 5 freiliegende Polysilizium entfernt wird, um die Gatestapel GS1, GS2 vollständig zu separieren.Subsequently to the im 2 B shown process state is an anisotropic etching of the structure using the Seitenwandspacer 30 as a mask, being between the half-finished gate stacks GS1, GS2 above the dielectric 5 exposed polysilicon is removed to completely separate the gate stacks GS1, GS2.

In einem weiteren Verfahrensschritt erfolgt dann eine selektive Oxidation der freiliegenden lateralen Oberfläche der untersten Schicht 10 aus Polysilizium, um dort Seitenwand-Oxidbereiche 50 als Isolation zu schaffen.In a further method step, a selective oxidation of the exposed lateral surface of the lowermost layer then takes place 10 made of polysilicon, around there sidewall oxide areas 50 to create isolation.

Problematisch bei der mit Bezug auf 2a–c beschriebenen Halbleiterstruktur ist es, dass die Schichten 15, 20 aus WN bzw. W einerseits einen hohen Übergangswiderstand zur Schicht 10 aus Polysilizium aufweisen und häufig Wortleitungs-Bitleitungs-Kurzschlüsse auftreten.Problematic in terms of 2a -C described semiconductor structure is that the layers 15 . 20 from WN or W on the one hand a high contact resistance to the layer 10 made of polysilicon and frequent word line bit line short circuits occur.

Der hohe Übergangswiderstand rührt von einem unzureichenden Schutz gegenüber Sauerstoffdiffusion durch die dünnen Spacer her, und die Wortleitungs-Bitleitungs-Kurzschlüsse rühren daher, dass das Polysilizium 10 der untersten Schicht 10 seitlich nach außen unterhalb den Spacern 30 vorsteht und daher dort nur eine sehr dünne Isolation aus dem Seitenwandoxidbereich 50 vorhanden ist.The high contact resistance is due to insufficient protection against oxygen diffusion through the thin spacers, and the wordline bitline short circuits result from the polysilicon 10 the lowest layer 10 laterally outward below the spacers 30 protrudes and therefore there is only a very thin insulation from the sidewall oxide area 50 is available.

Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Halbleiterstruktur zu schaffen, bei der die obigen Verkapselungsprobleme beseitigt sind.Therefore It is an object of the present invention, a manufacturing method for one Semiconductor structure to create the above encapsulation problems are eliminated.

Erfindungsgemäß wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.According to the invention this Problem by the manufacturing method specified in claim 1 solved.

Die Vorteile des erfindungsgemäßen Verfahrens liegen insbesondere darin, dass eine effektive Verkapselung erreicht wird.The Advantages of the method according to the invention lie in particular that an effective encapsulation achieved becomes.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung.In the dependent claims find advantageous developments and improvements of Subject of the invention.

Gemäss einer bevorzugten Weiterbildung wird nach dem selektiven Oxidieren eine dritte Linerschicht aus dem ersten oder zweiten Material über den Gatestapeln und dem daneben freiliegenden Gatedielektrikum vorgesehen.According to a preferred development, after the selective oxidation, a third liner layer of the first or second material is exposed over the gate stacks and the adjacent one Gate dielectric provided.

Gemäss einer weiteren bevorzugten Weiterbildung ist das zweite Material Siliziumoxid oder dotiertes Polysilizium.According to one Another preferred development is the second material silicon oxide or doped polysilicon.

Gemäss einer weiteren bevorzugten Weiterbildung weisen die Gatestapel eine zweitunterste Schicht aus WN, eine drittunterste Schicht aus W und eine oberste Schicht aus Siliziumnitrid auf.According to one Another preferred embodiment, the gate stacks have a second lowermost layer made of WN, a third lowest layer of W and a top layer made of silicon nitride.

Gemäss einer weiteren bevorzugten Weiterbildung ist das erste Material Siliziumnitrid.According to one Another preferred development is the first material silicon nitride.

Gemäss einer weiteren bevorzugten Weiterbildung geschieht das selektive Entfernen durch eine Nassätzung.According to one Another preferred development is the selective removal by wet etching.

Gemäss einer weiteren bevorzugten Weiterbildung stehen die Seitenwandoxidbereiche an den Gatestapeln nicht in Kontakt mit der zweituntersten Schicht aus WN.According to one Another preferred development are the Seitenwandoxidbereiche at the gate stacks not in contact with the second lowest layer from WN.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.One embodiment The invention is illustrated in the drawings and in the following Description closer explained.

1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung; und 1a -E are schematic representations of successive process stages of a manufacturing method of a semiconductor structure as an embodiment of the present invention; and

2a–c zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur zur Illustration der Problematik, die der Erfindung zugründe liegt. 2a -C show schematic representations of successive process stages of a production method of a semiconductor structure for illustrating the problem underlying the invention.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.In the same reference numerals designate the same or functionally identical Ingredients.

1a–e zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung. 1a 10 show schematic representations of successive process stages of a production method of a semiconductor structure as an embodiment of the present invention.

Der Prozesszustand gemäß 1a entspricht dem Prozesszustand gemäß 2a mit der Ausnahme, dass die Gatestapel GS1, GS2 bereits vollständig voneinander getrennt sind. Mit anderen Worten ist die Schichtätzung zum Trennen der Gatestapel GS1, GS2 bis zum Erreichen der Oberfläche des Gatedielektrikums 5 fortgesetzt worden. Somit liegt gemäß 1a ein Silizium-Halbleitersubstrat 1 mit einem darüberliegenden Dielektrikum vor, auf dem eine Mehrzahl von mehrschichtigen länglichen, im wesentlichen parallel zueinander verlaufenden Gatestapeln GS1, GS2 vorgesehen ist, welche eine unterste Schicht 10 aus Polysilizium mit einer Dicke h' aufweisen.The process state according to 1a corresponds to the process state according to 2a with the exception that the gate stacks GS1, GS2 are already completely separated from each other. In other words, the layer etching is for separating the gate stacks GS1, GS2 until reaching the surface of the gate dielectric 5 been continued. Thus, according to 1a a silicon semiconductor substrate 1 with an overlying dielectric, on which a plurality of multi-layered elongated gate stacks GS1, GS2 extending essentially parallel to one another are provided, which is a lowermost layer 10 made of polysilicon having a thickness h '.

Weiter mit Bezug auf 1b wird über der resultierenden Struktur eine 10 nm dicke Linerschicht aus Siliziumnitrid abgeschieden. Diese Linerschicht 60 aus Siliziumnitrid weist eine Dicke h auf, die geringer ist als die Dicke h' der untersten Schicht 10 aus Polysilizium, und zwar hier um ca. 50 %. Da die Dicke h der Linerschicht 60 wesentlich geringer ist als der Abstand zwischen benachbarten Gatestapeln GS1, GS2, füllt die Linerschicht 60 den Zwischenraum zwischen den Gatestapeln GS1, GS2 nicht aus, sondern verläuft entlang der Konturen.Continue with reference to 1b A 10 nm thick liner of silicon nitride is deposited over the resulting structure. This liner layer 60 of silicon nitride has a thickness h which is less than the thickness h 'of the lowermost layer 10 made of polysilicon, and here by about 50%. Since the thickness h of the liner layer 60 is substantially less than the distance between adjacent gate stacks GS1, GS2, fills the liner layer 60 the gap between the gate stacks GS1, GS2 not from, but runs along the contours.

Anschließend wird über der resultierenden Struktur eine weitere Linerschicht aus Siliziumoxid, z.B. TEOS, abgeschieden, die eine Dicke von typischerweise 8 nm aufweist. Durch eine bekannte anisotrope Spacerätzung wird die Linerschicht geätzt, um Seitenwandspacer 70 aus Siliziumoxid an den vertikalen Flanken der Gatestapel GS1, GS2 über der ersten Linerschicht 60 vorzusehen, wobei ein Bereich der ersten Linerschicht 60 über dem Gatedielektrikum 5 zwischen den Gatestapeln GS1, GS2 freibleibt.Subsequently, a further liner layer of silicon oxide, eg TEOS, is deposited over the resulting structure, which has a thickness of typically 8 nm. By known anisotropic spacer etching, the liner layer is etched to form sidewall spacers 70 of silicon oxide on the vertical flanks of the gate stacks GS1, GS2 above the first liner layer 60 provide, wherein a portion of the first liner layer 60 over the gate dielectric 5 between the gate stacks GS1, GS2 remains free.

In einem darauffolgenden Prozessschritt, der in 1d illustriert ist, erfolgt eine selektive Nassätzung zum Entfernen der ersten Linerschicht 60 von den horizontalen Oberflächen, also auf der Oberseite der Gatestapel GS1, GS2 und auf der Dielektrikumschicht 5 zwischen den Gatestapeln GS1, GS2. Selektiv ist diese Ätzung sowohl gegenüber dem Material des Dielektrikums 5 als auch gegenüber dem Polysilizium der untersten Schicht 10. Sobald die unterste Schicht 10 lateral freigelegt ist, kann die Ätzung gestoppt werden.In a subsequent process step, the in 1d is illustrated, there is a selective wet etching to remove the first liner layer 60 from the horizontal surfaces, ie on top of the gate stacks GS1, GS2 and on the dielectric layer 5 between the gat stacks GS1, GS2. This etching is selective both with respect to the material of the dielectric 5 as well as to the polysilicon of the bottom layer 10 , Once the bottom layer 10 is exposed laterally, the etching can be stopped.

In einem daran anschließenden Prozessschritt erfolgt ein selektives Oxidieren der freigelegten untersten Schicht 10 zum Bilden von Seitenwand-Oxidbereichen 50' an der Unterseite der Gatestapel GS1, GS2. Im Unterschied zu dem in 2 illustrierten Beispiel weist hier die unterste Schicht 10 keine Überstände nach außen auf, sondern ist etwas durch die Seitenwand-Oxidbereiche 50' zurückgezogen.In a subsequent process step, a selective oxidation of the exposed bottom layer takes place 10 for forming sidewall oxide regions 50 ' at the bottom of the gate stack GS1, GS2. Unlike the in 2 Illustrated example here has the lowest layer 10 no protrusions outward, but is something through the sidewall oxide areas 50 ' withdrawn.

Schließlich wird über der resultierenden Struktur eine weitere Linerschicht 75 aus Siliziumoxid mit einer Dicke von typischerweise 8 nm abgeschieden, um die Struktur unter den Seitenwandspacern 60', 70 zu schließen.Finally, over the resulting structure becomes a further liner layer 75 of silicon oxide having a thickness of typically 8 nm to deposit the structure under the sidewall spacers 60 ' . 70 close.

Bei dem selektiven Ätzprozess werden aus der Linerschicht 60 Seitenwandspacer 60' gebildet, die im wesentlichen konform zu den Seitenwandspacern 70 angeordnet sind.In the selective etching process, the liner layer becomes 60 sidewall 60 ' formed substantially conforming to the Seitenwandspacern 70 are arranged.

Durch das Abscheiden der Linerschicht 75 aus Siliziumoxid werden die Ausbuchtungen unter den Spacern 60', 70 geschlossen und wird eine solide Verkapselung der Gatestapel GS1, GS2 erreicht, welche im wesentlichen unanfällig gegenüber Sauerstoffdiffusion ist.By depositing the liner layer 75 made of silica, the bulges under the spacers 60 ' . 70 closed and a solid encapsulation of the gate stack GS1, GS2 is achieved, which is essentially immune to oxygen diffusion.

Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Even though the present invention above based on a preferred embodiment It is not limited to this, but in many ways and modifiable.

Insbesondere ist die Auswahl der Schichtmaterialien bzw. Füllmaterialien nur beispielhaft und kann in vielerlei Art variiert werden.Especially is the selection of the layer materials or fillers only by way of example and can be varied in many ways.

11
HalbleitersubstratSemiconductor substrate
55
Gatedielektrikumgate dielectric
1010
Polysiliziumschichtpolysilicon layer
1515
WNschichtWNschicht
2020
WschichtWschicht
2525
Siliziumnitridschichtsilicon nitride
GS1, GS2GS1, GS2
Gatestapelgate stack
30, 6030 60
SiN-LinerSiN liner
h, h', h''H, h ', h' '
Dickethickness
7070
SiliziumoxidspacerSiliziumoxidspacer
60'60 '
Siliziumnitridspacersilicon nitride spacers
50, 50'50, 50 '
SeitenwandoxidbereicheSeitenwandoxidbereiche
7575
SiliziumoxidlinerSiliziumoxidliner

Claims (7)

Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem Gatedielektrikum (5); Bereitstellen einer Mehrzahl von mehrschichtigen länglichen, parallel zueinander verlaufenden Gatestapeln (GS1; GS2) auf dem Gatedielektrikum (5), welche eine unterste Schicht (10) aus Silizium aufweisen; Vorsehen einer ersten Linerschicht (60) aus einem ersten Material über den Gatestapeln (GS1; GS2) und dem daneben freiliegenden Gatedielektrikum (5), deren Dicke (h) geringer als eine Dicke (h') der untersten Schicht (10) aus Silizium ist; Vorsehen von Seitenwandspacern (70) aus einem zweiten Material an den vertikalen Flanken der Gatestapel (GS1; GS2) über der ersten Linerschicht (60), wobei ein Bereich der ersten Linerschicht (60) über dem Gatedielektrikum (5) zwischen den Gatestapeln (GS1; GS2) freibleibt; selektives Entfernen der ersten Linerschicht (60) gegenüber den Seitenwandspacern (70) und dem Gatedielektrikum (5), so dass die unterste Schicht (10) aus Silizium lateral freigelegt wird; selektives Oxidieren der freigelegten untersten Schicht (10) zum Bilden von Seitenwandoxidbereichen (50') an den Gatestapeln (GS1; GS2).A semiconductor structure manufacturing method comprising the steps of: providing a semiconductor substrate ( 1 ) with a gate dielectric ( 5 ); Providing a plurality of multi-layered elongated gate stacks (GS1, GS2) running parallel to one another on the gate dielectric ( 5 ), which is a lowermost layer ( 10 ) of silicon; Providing a first liner layer ( 60 ) of a first material over the gate stacks (GS1; GS2) and the adjacent gate dielectric (GS1) 5 ) whose thickness (h) is less than a thickness (h ') of the lowest layer ( 10 ) is of silicon; Providing sidewall spacers ( 70 ) of a second material on the vertical flanks of the gate stacks (GS1; GS2) over the first liner layer ( 60 ), wherein a region of the first liner layer ( 60 ) over the gate dielectric ( 5 ) remains between the gate stacks (GS1; GS2); selective removal of the first liner layer ( 60 ) opposite the side wall spacers ( 70 ) and the gate dielectric ( 5 ), so that the lowest layer ( 10 ) is exposed laterally of silicon; selective oxidation of the exposed bottom layer ( 10 ) for forming sidewall oxide regions ( 50 ' ) at the gate stacks (GS1, GS2). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem selektiven Oxidieren eine dritte Linerschicht (75) aus dem ersten oder zweiten Material über den Gatestapeln (GS1; GS2) und dem daneben freiliegenden Gatedielektrikum (5) vorgesehen wird.Method according to claim 1, characterized in that after the selective oxidation a third liner layer ( 75 ) of the first or second material over the gate stacks (GS1; GS2) and the adjacent gate dielectric (GS1) 5 ) is provided. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das zweite Material Siliziumoxid oder dotiertes Polysilizium ist.Method according to claim 1 or 2, characterized the second material is silicon oxide or doped polysilicon is. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gatestapel (GS1; GS2) eine zweitunterste Schicht (15) aus WN, eine drittunterste Schicht (20) aus W und eine oberste Schicht aus Siliziumnitrid aufweisen.Method according to one of the preceding claims, characterized in that the gate stacks (GS1; GS2) have a second lowest layer ( 15 ) from WN, a third lowest layer ( 20 ) of W and a top layer of silicon nitride. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Material Siliziumnitrid ist.Method according to one of the preceding claims, characterized characterized in that the first material is silicon nitride. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das selektive Entfernen durch eine Nassätzung geschieht.Method according to one of the preceding claims, characterized characterized in that the selective removal is done by wet etching. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Seitenwandoxidbereiche (50') an den Gatestapeln (GS1; GS2) nicht in Kontakt mit der zweituntersten Schicht (15) aus WN gebildet werden.Method according to claim 4, characterized in that the side wall oxide areas ( 50 ' ) at the gate stacks (GS1, GS2) not in contact with the second lowest layer ( 15 ) are formed from WN.
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