DE10150536A1 - Device for the reconstruction of data from a received data signal as well as the corresponding transmitting and receiving device - Google Patents
Device for the reconstruction of data from a received data signal as well as the corresponding transmitting and receiving deviceInfo
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Abstract
Description
Die vorliegende Erfindung betrifft eine Vorrichtung zur Rekonstruktion von Daten aus einem empfangenen Datensignal, um die über eine Übertragungsstrecke übertragenen Daten des Datensignals, insbesondere in Form von nicht gescrambelten Daten, rekonstruieren zu können. Darüber hinaus betrifft die vorliegende Erfindung eine Sende- und Empfangsanordnung ("Transceiver"), in dessen Empfangseinheit eine derartige Datenrekonstruktionsvorrichtung verwendet wird. The present invention relates to a device for Reconstruction of data from a received data signal to the data of the Data signal, especially in the form of unscrambled Data to be able to reconstruct. In addition, the present invention a transmitting and receiving arrangement ("Transceiver"), in the receiving unit of which Data reconstruction device is used.
Bei digitalen Festnetz-Übertragungssystemen werden digitale Daten in Form von rechteck- oder trapezförmigen Impulsen in ein Übertragungskabel, üblicherweise ein Kupferkabel oder ein Glasfaserkabel, eingespeist und am anderen Ende des Kabels mit einem Empfänger empfangen. Dabei wird das Datensignal in Folge der Übertragung bezüglich der Amplitude gedämpft sowie bezüglich der Phasenlage und der Gruppenlaufzeit verzerrt, wobei es zusätzlich durch nieder- und hochfrequente Störungen überlagert werden kann. Das am Empfänger ankommende verzerrte Signal muss demzufolge in dem Empfänger verstärkt und entzerrt werden, ehe eine Rekonstruktion bzw. Rückgewinnung der in Form des Datensignals übertragenen Daten möglich ist. Hierzu umfassen bekannte Empfänger einen eingangsseitigen Verstärker, einen dem Verstärker nachgeschalteten Verzerrer ("Equalizer"), eine Taktrückgewinnungseinheit zum Regenerieren bzw. Rückgewinnen des Takts der gesendeten Daten und eine Datenrekonstruktionseinheit zum Rekonstruieren der ursprünglich übertragenen Daten, wobei von der Datenrekonstruktionseinheit ein zu dem regenerierten bzw. rückgewonnenen Takt synchroner Datenstrom geliefert wird. Die zuvor erläuterten Taktrückgewinnungs- und Datenrekonstruktionseinheiten sind üblicherweise in einer als "Clock and Data Recovery Unit (CDR)" bezeichneten Schaltung zusammengefasst. In digital fixed network transmission systems, digital Data in the form of rectangular or trapezoidal pulses in a transmission cable, usually a copper cable or a Fiber optic cable, fed and at the other end of the cable received with a receiver. The data signal is in Result of the transmission attenuated with respect to the amplitude as well distorted with regard to the phase position and the group delay, being additionally caused by low and high frequency interference can be overlaid. The distorted arriving at the receiver The signal must therefore be amplified in the receiver and be rectified before a reconstruction or recovery of the data transmitted in the form of the data signal is possible. For this purpose, known receivers include an input side Amplifier, a distortion downstream of the amplifier ("Equalizer"), a clock recovery unit for Regenerate or recover the clock of the transmitted data and one Data reconstruction unit for reconstructing the originally transmitted data, whereby from the Data reconstruction unit a to the regenerated or recovered clock synchronous data stream is delivered. The previously explained Clock recovery and data reconstruction units are usually in a clock and data recovery unit (CDR) "designated circuit summarized.
Zur Taktrückgewinnung und Datenrekonstruktion wird bisher überwiegend eine in "Mixed Signal"-Schaltungstechnik ausgestaltete CDR-Einheit verwendet, welche somit sowohl analoge als auch digitale Schaltungskomponenten aufweist, wobei dieser CDR-Einheit das analoge, vorher entzerrte bzw. gefilterte Datensignal zugeführt wird. Dieses Datensignal wird in der CDR-Einheit beispielsweise mit einem analogen, auf SC- Schaltungstechnik ("Switched Capacitor") basierenden Phasendetektor hinsichtlich seiner Phase bewertet, um somit daraus den Takt der gesendeten Daten mit Hilfe eines entsprechenden Phasenregelkreises ableiten zu können. Dieses Prinzip beruht auf einer Überabtastung des empfangenen Datensignals und hat somit hohe Anforderungen an die analoge Schaltungstechnik zur Folge. Darüber hinaus ist bei diesem Prinzip zur Bewertung das volle Datensignal notwendig, welches zudem in seiner Amplitude stabil sein muss. So far, clock recovery and data reconstruction have been used predominantly one in "mixed signal" circuit technology designed CDR unit used, which thus both analog as well as digital circuit components, wherein this CDR unit the analog, previously equalized or filtered Data signal is supplied. This data signal is in the CDR unit, for example, with an analog, on SC Circuit technology ("Switched Capacitor") based Phase detector evaluated in terms of its phase, hence from it the clock of the sent data with the help of an appropriate To derive phase locked loop. This principle is based on an oversampling of the received data signal and has thus high demands on the analog circuit technology Episode. In addition, this principle is for evaluation the full data signal necessary, which is also in its Amplitude must be stable.
Bei rein digital ausgestalteten CDR-Schaltungen wird das empfangene Datensignal zunächst mit Hilfe eines Komparators digitalisiert, wobei die dem Komparator nachfolgende CDR- Schaltung ausschließlich die Flanken des digitalisierten Datensignals bewertet, um mit Hilfe eines digitalen Phasenregelkreises den Takt der gesendeten Daten regenerieren zu können. Rein digital ausgestaltete CDR-Schaltungen haben jedoch oftmals relativ extreme Phasensprünge innerhalb der CDR- Schaltung zur Folge, wodurch unter Umständen die durch den jeweiligen Datenübertragungsstandard vorgegebenen Jitter- Anforderungen nicht erfüllt werden können. In the case of purely digital CDR circuits, this becomes received data signal first with the aid of a comparator digitized, the CDR following the comparator Circuit only the edges of the digitized Data signal evaluated to using a digital Phase locked loop to regenerate the clock of the sent data can. However, purely digital CDR circuits have often relatively extreme phase jumps within the CDR Switching result, which may possibly be caused by the given data transmission standard given jitter Requirements cannot be met.
Ein weiterer Lösungsansatz ist schematisch in Fig. 2 dargestellt. Another approach is shown schematically in Fig. 2.
Dabei ist eine digital ausgestaltete CDR-Schaltung 1 zur Taktrückgewinnung und Datenrekonstruktion aus einem empfangenen Datensignal RX dargestellt. Die digitale CDR-Einheit 1 regeneriert unter Verwendung eines digitalen Phasenregelkreises, dem das digitalisierte Datensignal RX als Referenzsignal zugeführt ist, den Takt der ursprünglich gesendeten Daten, so dass unter Verwendung des somit regenerierten Takts aus dem empfangenen Datensignal RX die ursprünglich gesendeten Daten DATA rekonstruiert werden können. A digital CDR circuit 1 for clock recovery and data reconstruction from a received data signal RX is shown. The digital CDR unit 1 regenerates the clock of the originally transmitted data using a digital phase-locked loop, to which the digitized data signal RX is supplied as a reference signal, so that the originally transmitted data DATA is reconstructed using the clock thus regenerated from the received data signal RX can.
In Sende- und Empfangsanordnungen ("Transceiver") ist nicht nur ein Empfangsteil mit einer CDR-Einheit der zuvor beschriebenen Art, sondern auch ein Sendeteil zur Übertragung von Daten mit einer bestimmten Taktfrequenz vorgesehen. Diesem Sendeteil ist eine als "Clock. Synthesizer Unit" bezeichnete Einheit 17 zugeordnet, welche in Abhängigkeit von dem von der CDR-Einheit 1 regenerierten Takt den Sendetakt fTX für die Datenübertragung ableitet. Diese CSU-Einheit umfasst analog zu der CDR-Einheit in der Regel einen Phasenregelkreis, dem der von der CDR-Einheit 1 wiedergewonnene Takt bzw. ein daraus abgeleiteter Takt fCLK als Referenztakt zugeführt ist. Auf Grund der hohen Anforderungen, welche an die CSU-Einheit 17 hinsichtlich Eigenjitter gestellt werden, ist bei der in Fig. 2 dargestellten bekannten Lösung ein weiterer Phasenregelkreis ("Phase Locked Loop (PLL)") 3 zur Jitter-Dämpfung vorgesehen, welcher den von der CDR-Einheit 1 wiedergewonnen Takt aufbereitet und entjittert, ehe dieser entjitterte Takt fCLK der CSU-Einheit 17 zur Generierung des Sendetakts fTX zugeführt wird. Der Phasenregelkreis 3 kann in "Mixed Signal"-Schaltungstechnik ausgestaltet sein. In transmitting and receiving arrangements ("transceivers") not only a receiving part with a CDR unit of the type described above is provided, but also a transmitting part for the transmission of data with a certain clock frequency. This transmission part is assigned a unit 17 designated as a “clock synthesizer unit”, which derives the transmission clock f TX for data transmission as a function of the clock regenerated by the CDR unit 1 . Analogously to the CDR unit, this CSU unit generally comprises a phase-locked loop, to which the clock recovered by the CDR unit 1 or a clock f CLK derived therefrom is supplied as a reference clock. Due to the high demands placed on the CSU unit 17 with respect to self-jitter, a further phase locked loop ("phase locked loop (PLL)") 3 is provided for the jitter damping in the known solution shown in FIG The clock recovered from the CDR unit 1 is processed and de-jittered before this de-jittered clock f CLK is supplied to the CSU unit 17 for generating the transmission clock f TX . The phase-locked loop 3 can be configured using "mixed signal" circuit technology.
Bei dem in Fig. 2 dargestellten Beispiel ist zusätzlich ein Multiplexer 16 vorgesehen, mit dem an Stelle des von dem Phasenregelkreis 3 ausgegebenen Takts fCLK ein externer Referenztakt fTXEXT als Referenztakt für die CSU-Einheit 17 ausgewählt werden kann. Bei dem externen Takt fTXEXT kann es sich beispielsweise um einen Takt handeln, welcher zwar auf den von der CDR-Einheit 1 wiedergewonnenen Takt zurückgeht, jedoch extern aufbereitet worden ist. In the example shown in FIG. 2, a multiplexer 16 is additionally provided, with which an external reference clock f TXEXT can be selected as the reference clock for the CSU unit 17 instead of the clock f CLK output by the phase locked loop 3 . The external clock f TXEXT can be, for example, a clock which is based on the clock recovered by the CDR unit 1 , but has been prepared externally.
Der Nachteil der in Fig. 2 dargestellten Lösung besteht darin, dass insgesamt drei Phasenregelkreise benötigt werden, so dass die Implementierung relativ aufwändig und der Flächen- und Leistungsbedarf relativ hoch ist. Zudem ist die Empfindlichkeit der in Fig. 2 dargestellten Schaltung auf Grund der mangelnden Isolation zwischen der einzelnen Phasenregelkreisen gegenüber Rauschen bzw. internen und externen Störern relativ hoch. The disadvantage of the solution shown in FIG. 2 is that a total of three phase locked loops are required, so that the implementation is relatively complex and the area and power requirements are relatively high. In addition, the sensitivity of the circuit shown in FIG. 2 is relatively high due to the lack of isolation between the individual phase-locked loops against noise or internal and external interferers.
Allgemein sind die Anforderungen an die Taktrückgewinnung und Datenrekonstruktion, welche sich aus dem jeweils implementierten Datenübertragungsstand ergeben, hoch. So muss beispielsweise die Taktrückgewinnung auch bei Datenfolgen zuverlässig funktionieren, welche lange Nullfolgen oder während einer langen Zeitspanne keinen Flankenwechsel aufweisen (sog. NRZ-Daten ("Non Return To Zero")). Die von dem jeweiligen Datenübertragungsstandard vorgegebene Jittertoleranz und Bitfehlerrate ("Bit Error Rate", BER) müssen eingehalten werden. Hinsichtlich der von der CSU-Einheit ausgeführten Taktgenerierung sind strenge Anforderungen an Jitter-Unterdrückung bzw. ein geringes Eigenjitter einzuhalten. Allgemein sollte die Taktrückgewinnung und Datenrekonstruktion sowohl für gescrambelte Daten als auch für nicht gescrambelte Daten funktionieren. General are the requirements for clock recovery and Data reconstruction, which results from the respective implemented data transfer status result, high. So must for example, clock recovery even with data sequences work reliably, which long zero sequences or during have no edge change over a long period of time (so-called Non Return To Zero (NRZ) data). That of the respective Data transmission standard specified jitter tolerance and Bit error rate (BER) must be observed. Regarding those carried out by the CSU unit Clock generation are strict requirements for jitter suppression or to keep a low self-jitter. Generally should clock recovery and data reconstruction for both scrambled data as well as for unscrambled data function.
Besonders hohe Anforderungen sind an die Takt- bzw. Frequenzstabilität für den Fall gestellt, dass das empfangene Datensignal, d. h. der ankommende Datenstrom, überhaupt nicht vorhanden ist oder keinen ausreichenden Pegel aufweist bzw. keine ausreichend hohe Anzahl an Übertragungen vorhanden ist (sog. "Loss of Signal"-Zustand), so dass in der CDR-Einheit durch Auswertung des empfangenen Datensignals keine zuverlässige Taktrückgewinnung bzw. Datenrekonstruktion möglich ist. Insbesondere muss in diesem Fall sichergestellt sein, dass der in der CDR-Einheit enthaltene Phasenregelkreis auch bei Auftreten dieses "Loss of Signal"-Fehlerzustands weiterläuft. Particularly high demands are placed on the clock or Frequency stability in the event that the received Data signal, d. H. the incoming data stream, not at all is present or does not have a sufficient level or there is not a sufficiently high number of transmissions (so-called "loss of signal" state), so that in the CDR unit by evaluating the received data signal none reliable clock recovery or data reconstruction is possible. In this case, in particular, it must be ensured that the phase locked loop contained in the CDR unit also with Occurrence of this "loss of signal" error state continues.
Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, eine Vorrichtung zur Rekonstruktion von Daten aus einem empfangenen Datensignal bereitzustellen, mit welcher auf möglichst einfache Art und Weise die zuvor erläuterten Anforderungen eingehalten werden können und insbesondere auch bei Auftreten des "Loss of Signal"-Zustands ein Weiterlaufen des in der CDR- bzw. Takt- und Datenrekonstruktionseinheit enthaltenen Phasenregelkreises sichergestellt ist. The present invention is therefore based on the object a device for the reconstruction of data from a provide received data signal with which on as simple as possible the previously explained Requirements can be met and in particular also with Occurrence of the "loss of signal" state a continuation of the in the CDR or clock and data reconstruction unit contained phase locked loop is ensured.
Diese Aufgabe wird erfindungsgemäß durch eine Vorrichtung zur Rekonstruktion von Daten mit den Merkmalen des Anspruchs 1 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung. This object is achieved by a device for Reconstruction of data with the features of claim 1 solved. The subclaims define preferred and advantageous embodiments of the present invention.
Erfindungsgemäß wird der "Loss of Signal"-Fehlerzustand, in dem keine zuverlässige Rekonstruktion der Daten durch Auswertung des empfangenen Datensignals möglich ist, erkannt, wobei Schaltungsmittel vorgesehen sind, welche in diesem Fall dem Phasenregelkreis der Datenrekonstruktionseinheit als Referenzsignal einen Takt zuführen, welcher über eine bestimmte Anzahl von vorhergehenden Datenübertragungen dem mittleren rückgewonnenen Takt der Taktrückgewinnungseinheit entspricht. Die Taktrückgewinnungseinheit und die Datenrekonstruktionseinheit können in einer gemäß der "Mixed Signal"-Schaltungstechnik aufgebauten CDR-Schaltung enthalten sein, wobei die Taktrückgewinnungseinheit einen analogen spannungs- oder stromgesteuerten Oszillator ("Voltage Controlled Oscillator (VCO)", "Current Controlled Oscillator (CCO)") mit einem digitalen Frequenzteiler in der Rückkopplung des jeweiligen Phasenregelkreises, einem digitalen Phasendetektor, einer analogen Ladungspumpe und einem Schleifenfilter mit Integral- und Proportionalanteil enthalten kann. Als Detektoreinheit zur Erkennung des "Loss of Signal"-Fehlerzustands kann beispielsweise ein mit diesem Phasenregelkreis gekoppelter Frequenzkomparator mit integrierter "Loss of Signal"-Erkennung verwendet werden. According to the "loss of signal" error state, in the reliable reconstruction of the data Evaluation of the received data signal is possible, recognized, circuit means are provided, which in this case the phase locked loop of the data reconstruction unit as Feed a reference signal a clock, which over a certain Number of previous data transfers to the middle one recovered clock corresponds to the clock recovery unit. The clock recovery unit and the Data reconstruction unit can be in a "Mixed Signal "circuit technology built CDR circuit may be included, wherein the clock recovery unit has an analog voltage or current controlled oscillator ("Voltage Controlled Oscillator (VCO) "," Current Controlled Oscillator (CCO) ") with a digital frequency divider in the feedback of each Phase locked loop, a digital phase detector, one analog charge pump and a loop filter with integral and may contain a proportional component. As a detector unit to detect the "loss of signal" error state for example one coupled to this phase locked loop Frequency comparator with integrated "loss of signal" detection be used.
Als Schaltungsmittel, welche gewährleisten, dass bei der Erkennung des "Loss of Signal"-Fehlerzustands (vorübergehend) eine bestimmte durchschnittliche Taktfrequenz dem Phasenregelkreis der CDR-Einheit als Referenzfrequenz zugeführt wird, so dass dieser Phasenregelkreis wie bei einem vorhandenen Datenstrom weiterlaufen kann, kann ein einfacher digitaler Phasenregelkreis mit reiner I-Reglercharakteristik verwendet werden, so dass auf diese Weise auf ein frequenz- und phasenstabiles Referenzsignal für den Phasenregelkreis der CDR- Einheit umgeschaltet werden kann. Durch den reinen Integralanteil dieses digitalen Phasenregelkreises ist die Zeitkonstante der Frequenzdrift relativ hoch bzw. kann programmierbar ausgelegt werden. Auf Grund des Vorhandenseins eines mit einem hochfrequenten Grundtakt betriebenen digitalen Oszillators in dem digitalen Phasenregelkreis kann eine I-Reglercharakteristik mit einer relativ niedrigen Eckfrequenz erzielt werden. As circuit means, which ensure that the Detection of the "Loss of Signal" error state (temporary) a certain average clock frequency to the Phase locked loop of the CDR unit is supplied as a reference frequency, so this phase locked loop like an existing one Data stream can continue to run a simple digital Phase locked loop with pure I controller characteristics used be so that in this way on a frequency and phase stable reference signal for the phase locked loop of the CDR Unit can be switched. By the pure The integral part of this digital phase locked loop is Time constant of the frequency drift is relatively high or can programmable. Due to the presence of one with a high-frequency basic clock operated digital Oscillator in the digital phase locked loop can be one I controller characteristic with a relatively low corner frequency be achieved.
Zur Vermeidung von Phasensprüngen bei Umschalten auf dieses Referenzsignal nach Erkennung des "Loss of Signal"-Fehlerzustands können Kompensationsmittel vorgesehen sein, welche derartige Verzögerungen bzw. Phasensprünge ausgleichen bzw. die Phase für den digitalen Phasenregelkreis derart manipulieren, dass in dem von dem Phasenregelkreis erzeugten Referenzsignal für den Phasenregelkreis der CDR-Einheit kein derartiger Phasensprung auftaucht. To avoid phase jumps when switching to this Reference signal after detection of the "Loss of Signal "error state can be provided which means compensate for such delays or phase jumps or the phase for the digital phase locked loop such manipulate that in that generated by the phase locked loop Reference signal for the phase locked loop of the CDR unit none such a phase shift appears.
Bei Anwendung der vorliegenden Erfindung in einer Sende- und Empfangsvorrichtung ("Transceiver") kann am Ausgang der CDR- Einheit ein Frequenzteiler zur Erzeugung verschiedener Takte vorgesehen sein, welche als Referenzsignal dem Phasenregelkreis der CSU-Einheit zugeführt werden können. Die CSU- Einheit, welche dem Sendeteil der Sende- und Empfangsvorrichtung zugeordnet ist, erzeugt abhängig von diesem Referenzsignal bzw. abhängig von dieser Referenzfrequenz die Sendefrequenz für die Übertragung von Daten. Die CSU-Einheit bzw. der darin implementierte Phasenregelkreis sind mit hohen Anforderungen an Eigenjitter ausgestaltet. Der Phasenregelkreis der CSU-Einheit kann insbesondere in "Mixed Signal"-Schaltungstechnik ausgestaltet sein. When using the present invention in a transmission and Receiving device ("transceiver") can at the output of the CDR Unit a frequency divider for generating different clocks be provided which as the reference signal Phase locked loop can be fed to the CSU unit. The CSU Unit, which the transmission part of the transmission and Receiving device is assigned, generated depending on this Reference signal or depending on this reference frequency Transmission frequency for the transmission of data. The CSU unit or the phase locked loops implemented therein are high Requirements for self-jitter designed. The phase locked loop of the CSU unit can in particular in "Mixed Signal "circuit technology can be designed.
Die vorliegende Erfindung eignet sich bevorzugt zur Rekonstruktion von Daten, welche über eine optische Übertragungsleitung, beispielsweise nach dem SONET-Übertragungsstandard, übertragen werden. Selbstverständlich ist die vorliegende Erfindung jedoch nicht auf den bevorzugten Anwendungsbereich einer optischen Datenübertragung beschränkt, sondern kann grundsätzlich zur Rekonstruktion von über eine beliebig ausgestaltete Übertragungsstrecke übertragenen Daten verwendet werden. The present invention is preferably suitable for Reconstruction of data using an optical Transmission line, for example according to the SONET transmission standard, be transmitted. The present is, of course However, the invention does not apply to the preferred field of application an optical data transmission limited, but can basically for the reconstruction of any one configured transmission path used data become.
Mit Hilfe der vorliegenden Erfindung können die zur Datenrekonstruktion benötigten analogen Komponenten reduziert werden, so dass eine weitgehende Unabhängigkeit von Fertigungstoleranzen und eine leichte Übertragbarkeit der Erfindung auf andere Technologien möglich ist. Es werden lediglich zwei in ("Mixed Signal"-Schaltungstechnik) ausgestaltete Phasenregelkreise mit analogen Oszillatoren benötigt, so dass eine bessere Jitterperformance erzielt werden kann. Durch die Verwendung des digitalen Phasenregelkreises mit einer relativ großen Zeitkonstante und einer reinen I-Reglercharakteristik kann nach Erkennen des "Loss of Signal"-Fehlerzustands die geforderte Frequenzstabilität garantiert werden. Die erfindungsgemäß vorgeschlagene Vorrichtung zur Taktrückgewinnung und Datenrekonstruktion weist eine weitgehend parametrisierbare Signalverarbeitung bzw. programmierbare Eigenschaften auf, so dass die erfindungsgemäße Vorrichtung leicht an verschiedene Datenübertragungsstandards anpassbar ist. With the help of the present invention, the Data reconstruction required analog components reduced so that it is largely independent of Manufacturing tolerances and easy portability of the invention other technologies is possible. There are only two in ("Mixed Signal" circuit technology) designed Phase locked loops with analog oscillators needed, so one better jitter performance can be achieved. Through the Using the digital phase locked loop with a relative large time constant and a pure I controller characteristic After detection of the "Loss of Signal" error status, the required frequency stability can be guaranteed. The Device proposed according to the invention for clock recovery and data reconstruction largely shows parameterizable signal processing or programmable properties on, so that the device according to the invention easily different data transmission standards is customizable.
Durch die Verwendung von lediglich zwei Phasenregelkreisen zur Taktrückgewinnung (in der CDR-Einheit) bzw. Takterzeugung (in der CSU-Einheit) kann die Leistungsaufnahme reduziert werden. Zudem ist im Gegensatz zu dem eingangs beschriebenen Stand der Technik der Ansatz mit zwei Phasenregelkreisen zur Taktrückgewinnung bzw. Takterzeugung robuster. By using only two phase locked loops for clock recovery (in the CDR unit) or clock generation (in the CSU unit) can reduce power consumption become. It is also in contrast to the one described at the beginning State of the art approach with two phase locked loops Clock recovery or clock generation more robust.
Nach Erkennung des "Loss of Signal"-Fehlerzustands wird durch den rein digital aufgebauten Phasenregelkreis mit dem reinen I-Anteil - wie bereits erwähnt worden ist - eine große Zeitkonstante erzeugt und somit die hohen Anforderungen an die Frequenzstabilität des von der CDR-Einheit generierten bzw. rückgewonnenen Taktes garantiert, wobei im Gegensatz zu analogen Ansätzen zur Erzielung dieser Zeitkonstante keine externen Bauteile bzw. analogen Schaltungen mit großer Leistungsaufnahme notwendig sind. Zudem wird zur Vermeidung von Phasensprüngen nach Erkennen des "Loss of Signal"-Fehlerzustands zusätzlich der in dem Phasenregelkreis der CDR- Einheit enthaltene Phasendetektor ausgewertet, um anschließend eine Phase mit geringster Phasendifferenz zum ursprünglichen Datenstrom auswählen zu können. Dies ist möglich, da der Takt im I-Regler des digitalen Phasenregelkreises in einer festen Phasenbeziehung zum zuvor von der CDR-Einheit bereitgestellten und rückgewonnenen Takt steht. After detection of the "Loss of Signal" error condition, the purely digital phase locked loop with the pure one I share - as already mentioned - a large one Time constant generated and thus the high demands on the Frequency stability of the CDR unit generated or recovered clock guaranteed, whereas in contrast to analog approaches to achieve this time constant none external components or analog circuits with large Power consumption are necessary. In addition, to avoid Phase jumps after detection of the "Loss of Signal "error state additionally that in the phase locked loop of the CDR Unit contained phase detector evaluated to then a phase with the smallest phase difference to to be able to select the original data stream. This is possible because the clock in the I controller of the digital phase locked loop in a fixed phase relationship to that previously from the CDR unit provided and recovered clock stands.
Die vorliegende Erfindung wird nachfolgend näher anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die beigefügte Zeichnung erläutert. The present invention is explained in more detail below with the aid of a preferred embodiment with reference to the attached drawing explained.
Fig. 1 zeigt ein vereinfachtes Blockschaltbild zur Erläuterung der vorliegenden Erfindung anhand eines bevorzugten Ausführungsbeispiels, und Fig. 1 shows a simplified block diagram to illustrate the present invention with reference to a preferred embodiment, and
Fig. 2 zeigt eine bekannte Taktrückgewinnungs- und Datenrekonstruktionsvorrichtung in Kombination mit einer Einheit zur Taktregenerierung in einem Transceiver-Bauteil gemäß dem Stand der Technik. Fig. 2 shows a prior art clock recovery and data reconstructing apparatus in combination with a unit for clock recovery in a transceiver device according to the prior art.
In Fig. 1 ist eine (nachfolgend der Einfachheit halber als CDR-Einheit bezeichnete) Schaltung zur Taktrückgewinnung und Datenrekonstruktion aus einem über eine Übertragungsstrecke, beispielsweise eine optische Übertragungsleitung, übertragenen Datensignal RX dargestellt. Die CDR-Einheit 1 umfasst eine Taktrückgewinnungseinheit 3 zur Regenerierung des Takts der gesendeten Daten aus dem empfangenen Datensignal RX und eine Datenrekonstruktionseinheit 2, um in Abhängigkeit von dem somit rückgewonnenen Takt aus dem empfangenen Datenstrom die ursprünglich gesendeten Daten zu rekonstruieren und einen zu dem rückgewonnenen Takt synchronen Datenstrom DATA auszugeben. Die CDR-Einheit 1 ("Clock and Data Recovery") ist in der sogenannten "Mixed Signal"-Schaltungstechnik ausgestaltet. In Fig. 1 is illustrated (hereinafter simply referred to as CDR unit hereinafter) circuit for clock recovery and data reconstruction from a via a transmission path such as an optical transmission line, the transmitted data signal RX. The CDR unit 1 comprises a clock recovery unit 3 for regenerating the clock of the transmitted data from the received data signal RX and a data reconstruction unit 2 for reconstructing the originally transmitted data as a function of the clock thus recovered from the received data stream and one for the recovered clock output synchronous data stream DATA. The CDR unit 1 ("Clock and Data Recovery") is designed in the so-called "mixed signal" circuit technology.
Die Taktrückgewinnungseinheit 3 umfasst einen Phasenregelkreis mit einem digitalen Phasendetektor 4, einer dem Phasendetektor 4 nachgeschalteten analogen Schaltungseinheit mit einer Ladungspumpe und einem Schaltungsfilter mit Integral- und Proportionalanteil, einen analogen stromgesteuerten Oszillator 6 und einen im Rückkopplungspfad des Phasenregelkreises angeordneten digitalen Frequenzteiler 8 mit dem Teilerverhältnis 1/N1. Der digitale Phasendetektor 4 vergleicht die Taktfrequenz des ihm zugeführten empfangenen Datensignals RX mit der Taktfrequenz des digitalen Frequenzteilers 8 und erzeugt abhängig von dem Vergleichsergebnis ein Stellsignal für den stromgesteuerten Oszillator 6, um dessen Schwingungsfrequenz entsprechend einzustellen. Selbstverständlich kann auch ein spannungsgesteuerter Oszillator 6 verwendet werden, wobei jedoch stromgesteuerte Oszillatoren bei niedrigen Signalpegeln vorteilhafter sind. Im eingerasteten bzw. eingeregelten Zustand des Phasenregelkreises entspricht die von dem stromgesteuerten Oszillator 6 erzeugte Taktfrequenz fCLK dem Takt der mit dem Datensignal RX übertragenen Daten, so dass die Datenrekonstruktionseinheit 2 in Abhängigkeit von dieser Taktfrequenz fCLK aus dem Datensignal RX die ursprünglich gesendeten Daten rekonstruieren und einen zu dem Takt fCLK synchronen Datenstrom DATA ausgeben kann. The clock recovery unit 3 comprises a phase locked loop with a digital phase detector 4 , an analog circuit unit downstream of the phase detector 4 with a charge pump and a circuit filter with integral and proportional components, an analog current-controlled oscillator 6 and a digital frequency divider 8 with the divider ratio 1 arranged in the feedback path of the phase locked loop / N1. The digital phase detector 4 compares the clock frequency of the received data signal RX supplied to it with the clock frequency of the digital frequency divider 8 and, depending on the comparison result, generates an actuating signal for the current-controlled oscillator 6 in order to adjust its oscillation frequency accordingly. Of course, a voltage-controlled oscillator 6 can also be used, but current-controlled oscillators are more advantageous at low signal levels. In the locked or adjusted state of the phase-locked loop, the clock frequency f CLK generated by the current-controlled oscillator 6 corresponds to the clock of the data transmitted with the data signal RX, so that the data reconstruction unit 2 reconstructs the originally transmitted data from the data signal RX as a function of this clock frequency f CLK and can output a data stream DATA synchronous to the clock f CLK .
Mit dem zuvor beschriebenen Phasenregelkreis der Taktrückgewinnungseinheit 3 ist eine Detektoreinheit 7 gekoppelt, weiche durch Auswertung des Ausgangssignals des stromgesteuerten Oszillators 6 feststellt, ob sich der Phasenregelkreis im eingeregelten bzw. eingerasteten Zustand befindet und davon abhängig die Einheit 5 mit der Ladungspumpe und dem Schleifenfilter entsprechend ansteuert. Darüber hinaus wird von der Detektoreinheit 7 ein Signal LOCK erzeugt, welches entsprechend über den augenblicklichen Zustand des Phasenregelkreises ("Phase Locked Loop", PLL) Auskunft gibt. A detector unit 7 is coupled to the previously described phase-locked loop of the clock recovery unit 3 , which, by evaluating the output signal of the current-controlled oscillator 6, determines whether the phase-locked loop is in the adjusted or locked state and, depending on this, controls the unit 5 with the charge pump and the loop filter accordingly , In addition, a signal LOCK is generated by the detector unit 7 , which accordingly provides information about the current state of the phase locked loop ("phase locked loop", PLL).
Darüber hinaus ist ein Frequenzkomparator 9 mit integrierter "Loss of Signal"-Erkennung vorgesehen, welcher das Ausgangssignal des digitalen Frequenzteilers 8 des Phasenregelkreises auswertet und dadurch eine zu starke Frequenzabweichung, die im "Loss of Signal"-Fehlerzustand auftritt, erkennen kann. Wie bereits zuvor erläutert worden ist, kann der Fall auftreten, dass der ankommende Datenstrom RX überhaupt nicht vorhanden ist bzw. keinen ausreichenden Signalpegel aufweist oder eine lediglich ungenügende Anzahl von Datenübertragungen vorhanden ist, so dass es insgesamt zu dem zuvor beschriebenen "Loss of Signal"-Fehlerzustand kommt, welcher eine zuverlässige Taktrückgewinnung und Datenrekonstruktion unmöglich macht. Insbesondere hat dieser "Loss of Signal"-Fehlerzustand zur Folge, dass die Phase des von dem Phasenregelkreis der Taktrückgewinnungseinheit 3 erzeugten Takts wegläuft. In addition, a frequency comparator 9 with integrated "loss of signal" detection is provided, which evaluates the output signal of the digital frequency divider 8 of the phase-locked loop and can thus detect an excessive frequency deviation that occurs in the "loss of signal" error state. As has already been explained above, the case can arise that the incoming data stream RX is not present at all or does not have a sufficient signal level or there is only an insufficient number of data transmissions, so that overall it results in the loss of signal described above. -Fault condition is coming, which makes reliable clock recovery and data reconstruction impossible. In particular, this “loss of signal” error state has the result that the phase of the clock generated by the phase locked loop of the clock recovery unit 3 runs away.
Daher sind Schaltungsmittel 11-15 vorgesehen, welche bei Erkennen des "Loss of Signal"-Fehlerzustands in einen als "Hold Over"-Modus bezeichneten Betrieb umschalten und sicherstellen, dass dem Phasendetektor 4 der Taktrückgewinnungseinheit 3 als Referenztakt ein Takt zugeführt wird, dessen Frequenz der über eine bestimmte Anzahl von Datenübertragungen von der Taktrückgewinnungseinheit 3 zuletzt erzeugten durchschnittlichen Taktfrequenz entspricht. Dieses von den Schaltungsmitteln 11-15 dem Phasendetektor 4 zugeführte Referenzsignal ersetzt somit das (im "Loss of Signal"-Zustand nicht vorhandene) Datensignal RX. Therefore, circuit means 11-15 are provided which, when the "loss of signal" error state is detected, switch to an operation referred to as a "hold over" mode and ensure that a phase, the frequency of which is fed to the phase detector 4 of the clock recovery unit 3 as a reference clock corresponds to the average clock frequency last generated by the clock recovery unit 3 over a certain number of data transfers. This reference signal supplied by the circuit means 11-15 to the phase detector 4 thus replaces the data signal RX (which does not exist in the "loss of signal" state).
Die zuvor beschriebene Frequenzmittelung erfolgt über einen digitalen Phasenregelkreis 13 mit einer sehr niedrigen Eckfrequenz und einer reinen I-Reglercharakteristik. Dem digitalen Phasenregelkreis 13 ist eine externe Referenzfrequenz fREF zugeführt. Der Ausgang des digitalen Phasenregelkreises 13 ist über einen steuerbaren Schalter 14 mit dem Eingang des Phasendetektors 4 der Taktrückgewinnungseinheit 3 verbunden. Umgekehrt ist ein Eingang des digitalen Phasenregelkreises 13 über einen weiteren steuerbaren Schalter 15 mit dem Ausgang des Phasenregelkreises der Taktrückgewinnungseinheit 3 gekoppelt. Im dargestellten Ausführungsbeispiel ist zwischen dem Ausgang des Phasenregelkreises der Taktrückgewinnungseinheit 3 und dem steuerbaren Schalter 15 ein Frequenzteiler 10 mit dem Teilerverhältnis 1/M vorgesehen, welcher die von dem stromgesteuerten Oszillator 6 erzeugte Taktfrequenz fCLK herunterteilt. Auf den Frequenzteiler 10 wird später noch näher eingegangen. The frequency averaging described above is carried out via a digital phase-locked loop 13 with a very low corner frequency and a pure I-controller characteristic. An external reference frequency f REF is fed to the digital phase locked loop 13 . The output of the digital phase locked loop 13 is connected via a controllable switch 14 to the input of the phase detector 4 of the clock recovery unit 3 . Conversely, an input of the digital phase locked loop 13 is coupled to the output of the phase locked loop of the clock recovery unit 3 via a further controllable switch 15 . In the illustrated embodiment, a frequency divider 10 with the division ratio 1 / M is provided between the output of the phase locked loop of the clock recovery unit 3 and the controllable switch 15 , which divides the clock frequency f CLK generated by the current-controlled oscillator 6 . The frequency divider 10 will be discussed in more detail later.
Im Normalbetrieb ist der steuerbare Schalter 14 geöffnet und der steuerbare Schalter 15 geschlossen, so dass dem digitalen Phasenreglerkreis 13 bzw. dem darin implementierten I-Regler als Referenzfrequenz die über den Frequenzteiler 10 heruntergeteilte Taktfrequenz fCLX der Taktrückgewinnungseinheit 3 zugeführt wird. Bei Erkennen des "Loss of Signal"- Fehlerzustands wird hingegen der steuerbare Schalter 15 geöffnet und steuerbare Schalter 14 geschlossen, so dass der digitale Phasenregelkreis 13 mit der letzten durchschnittlichen (heruntergeteilten) Taktfrequenz des Phasenregelkreises der Taktrückgewinnungseinheit 3 weiterschwingen kann, wobei die Ausgangsfrequenz des digitalen Phasenregelkreises 13 dem Phasendetektor 4 der Taktrückgewinnungseinheit 3 als neue Referenzfrequenz zugeführt ist. Die steuerbaren Schalter 14 und 15 werden somit von dem Frequenzkomparator 9 wechselseitig angesteuert, was dadurch erreicht wird, dass der Ausgang des Frequenzkomparators 9 über einen Inverter 12 den steuerbaren Schalter 15 ansteuert. In normal operation, the controllable switch 14 is open and the controllable switch 15 is closed, so that the clock frequency f CLX, which is divided down via the frequency divider 10 , is fed to the clock recovery unit 3 as a reference frequency for the digital phase regulator circuit 13 or the I regulator implemented therein. When the "loss of signal" error state is detected, on the other hand, the controllable switch 15 is opened and controllable switch 14 is closed, so that the digital phase locked loop 13 can continue to oscillate with the last average (divided) clock frequency of the phase locked loop of the clock recovery unit 3 , the output frequency of the digital Phase locked loop 13 is supplied to the phase detector 4 of the clock recovery unit 3 as a new reference frequency. The controllable switches 14 and 15 are thus controlled alternately by the frequency comparator 9 , which is achieved in that the output of the frequency comparator 9 controls the controllable switch 15 via an inverter 12 .
Nach Erkennen des "Loss of Signal"-Fehlerzustands und Umschalten in den zuvor erläuterten "Hold Over"-Modus tritt in der Regel ein Phasensprung von 1 Bit auf, da kein unmittelbares Umschalten möglich ist. Ein derartiger Phasensprung ist zwar nach den derzeit geltenden Übertragungsstandards zulässig, dennoch ist es vorteilhaft, wenn die Phase für den in dem digitalen Phasenregelkreis 13 implementierten I-Regler so manipuliert wird, dass der Phasensprung kompensiert werden kann, so dass am Ausgang des digitalen Phasenregelkreises 13 beim Umschalten in den "Hold Over"-Modus tatsächlich kein derartiger Phasensprung auftritt. Dies wird bei dem mit Fig. 1 dargestellten Ausführungsbeispiel durch eine Kompensatoreinheit 11 erzielt, welche hierzu die Phase am Ausgang des Phasendetektors 4 des Phasenregelkreises der Taktrückgewinnungseinheit 3 auswertet, so dass beim Umschalten in den "Hold Over"-Modus die dabei auftretende Verzögerung berücksichtigt und entsprechend eine Phase mit geringster Phasendifferenz zum ursprünglichen Datenstrom ausgewählt werden kann. After detection of the "loss of signal" error state and switchover to the "hold over" mode explained above, a phase jump of 1 bit generally occurs since no immediate switchover is possible. Such a phase jump is permissible according to the currently applicable transmission standards, but it is advantageous if the phase for the I controller implemented in the digital phase-locked loop 13 is manipulated in such a way that the phase shift can be compensated for, so that at the output of the digital phase-locked loop 13 when switching into the "hold over" mode, no such phase jump actually occurs. This is achieved in the embodiment shown in FIG. 1 by a compensator unit 11 , which for this purpose evaluates the phase at the output of the phase detector 4 of the phase locked loop of the clock recovery unit 3 , so that when switching into the "hold over" mode, the delay occurring is taken into account and a phase with the smallest phase difference to the original data stream can be selected accordingly.
Bei der in Fig. 1 dargestellten Gesamtschaltung handelt es sich um eine Schaltung, wie sie in Sende- und Empfangsanordnungen, d. h. in Transceiver-Bauteilen, zur Anwendung kommt. Die in Fig. 1 dargestellte Schaltung umfasst daher nicht nur die CDR-Einheit 1, welche zur Taktrückgewinnung und Datenrekonstruktion vorgesehen ist, sondern auch eine (nachfolgend der Einfachheit halber als CSU-Einheit bezeichnete) Schaltung 17 zur Generierung eines Sendetakts fTX für die Übertragung von Daten in Abhängigkeit von dem von der CDR-Einheit 1 rückgewonnenen Takt fCLK. Die CSU-Einheit 17 ("Clock Synthesizer Unit") weist hierzu analog zu der CDR-Einheit 1 einen in "Mixed Signal"-Schaltungstechnik ausgestalteten Phasenregelkreis 23 auf, der einen digitalen Phasendetektor 18, eine analoge Einheit 19 mit einer Ladungspumpe und einem Schleifenfilter mit Integral- und Proportionalanteil, einen analogen stromgesteuerten Oszillator 20 sowie im Rückkopplungspfad einen digitalen Frequenzteiler 22 mit dem Teilerverhältnis 1/N2 umfasst. Im eingeregelten bzw. eingerasteten Zustand dieses Phasenregelkreises 13 wird von dem stromgesteuerten Oszillator 20 ein Sendetakt fTX erzeugt, welcher dem dem digitalen Phasendetektor 18 zugeführten Referenztakt entspricht. The overall circuit shown in FIG. 1 is a circuit such as is used in transmitting and receiving arrangements, ie in transceiver components. The circuit shown in FIG. 1 therefore includes not only the CDR unit 1 , which is provided for clock recovery and data reconstruction, but also a circuit 17 (hereinafter referred to as CSU unit for the sake of simplicity) for generating a transmit clock f TX for the transmission of data depending on the clock f CLK recovered from the CDR unit 1 . For this purpose, the CSU unit 17 ("clock synthesizer unit") has, analogously to the CDR unit 1, a phase-locked loop 23 designed in "mixed signal" circuit technology, which has a digital phase detector 18 , an analog unit 19 with a charge pump and a loop filter with integral and proportional component, an analog current-controlled oscillator 20 and in the feedback path a digital frequency divider 22 with the divider ratio 1 / N2. When this phase-locked loop 13 is in the locked or locked state, the current-controlled oscillator 20 generates a transmit clock f TX which corresponds to the reference clock supplied to the digital phase detector 18 .
Insbesondere beim SONET-Übertragungsstandard ist die Sendefrequenz relativ hoch, wobei jedoch die Daten nicht mit dieser hohen Frequenz verarbeitet werden. Von der CSU-Einheit 17, welche dem Sendeabschnitt des Transceiver-Bauteils zugeordnet ist, wird daher der durch den Frequenzteiler 10 generierte niederfrequente Referenztakt auf den gewünschten Sendetakt fTX hochgesetzt. In the SONET transmission standard in particular, the transmission frequency is relatively high, but the data are not processed at this high frequency. The CSU unit 17 , which is assigned to the transmission section of the transceiver component, therefore raises the low-frequency reference clock generated by the frequency divider 10 to the desired transmission clock f TX .
Darüber hinaus ist in Fig. 1 der bereits anhand Fig. 2 erläuterte Multiplexer 16 vorgesehen, so dass hinsichtlich der Funktionalität dieses Multiplexers 16 auf die Ausführungen zu Fig. 2 verwiesen werden kann. In addition, the multiplexer 16 already explained with reference to FIG. 2 is provided in FIG. 1, so that with regard to the functionality of this multiplexer 16 reference can be made to the explanations relating to FIG .
Claims (15)
mit einer Taktrückgewinnungseinheit (3) zur Rückgewinnung eines Takts (fCLK) aus dem Datensignal (RX), wobei die Taktrückgewinnungseinheit (3) einen Phasenregelkreis, dem als Referenzsignal das empfangene Datensignal (RX) zugeführt ist und im eingeregelten Zustand den rückgewonnenen Takt (fCLK) bereitstellt, aufweist, und
mit einer Datenrekonstruktionseinheit (2) zur Rekonstruktion der Daten (DATA) aus dem Datensignal (RX) unter Verwendung des rückgewonnenen Takts (fCLK),
dadurch gekennzeichnet,
dass eine Detektoreinheit (9) zur Erkennung eines Fehlerzustands des empfangenen Datensignals (RX), welcher keine zuverlässige Rekonstruktion der Daten daraus ermöglicht, vorgesehen ist, und
dass Schaltungsmittel (11-15) vorgesehen sind, um dem Phasenregelkreis der Taktrückgewinnungseinheit (3) bei Erkennen des Fehlerzustands als Referenzsignal ein Signal zuzuführen, dessen Takt dem über eine bestimmte Anzahl von vorhergehenden Datenübertragungen mittleren rückgewonnenen Takt der Taktrückgewinnungseinheit (3) entspricht. 1. Device for the reconstruction of data from a received data signal,
with a clock recovery unit ( 3 ) for recovering a clock (f CLK ) from the data signal (RX), the clock recovery unit ( 3 ) having a phase-locked loop to which the received data signal (RX) is fed as a reference signal and the recovered clock (f CLK ) provides, has, and
with a data reconstruction unit ( 2 ) for reconstructing the data (DATA) from the data signal (RX) using the recovered clock (f CLK ),
characterized by
that a detector unit ( 9 ) is provided for recognizing an error state of the received data signal (RX), which does not allow a reliable reconstruction of the data therefrom, and
that circuit means ( 11-15 ) are provided to supply a signal to the phase-locked loop of the clock recovery unit ( 3 ) upon detection of the fault condition, the clock of which corresponds to the clock of the clock recovery unit ( 3 ) that is recovered over a certain number of previous data transfers.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10354558A1 (en) * | 2003-11-21 | 2005-06-02 | Infineon Technologies Ag | Apparatus for generating a transmit clock signal and a receive clock signal for a transceiver |
| US7486718B2 (en) * | 2003-08-04 | 2009-02-03 | Marvell International Ltd. | Architectures, circuits, systems and methods for reducing latency in data communications |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004348464A (en) * | 2003-05-22 | 2004-12-09 | Hitachi Ltd | Storage device and communication signal shaping circuit |
| US8085880B2 (en) * | 2004-12-23 | 2011-12-27 | Rambus Inc. | Amplitude monitor for high-speed signals |
| US7406297B2 (en) | 2005-05-30 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Clock generation circuit and semiconductor device provided therewith |
| EP1860808A1 (en) * | 2006-05-25 | 2007-11-28 | STMicroelectronics (Research & Development) Limited | Frame synchronization and clock recovery using preamble data that violates a bi-phase mark coding rule |
| US8451971B2 (en) * | 2008-05-30 | 2013-05-28 | Mediatek Inc. | Communication systems, clock generation circuits thereof, and method for generating clock signal |
| US8958513B1 (en) * | 2013-03-15 | 2015-02-17 | Xilinx, Inc. | Clock and data recovery with infinite pull-in range |
| US9025713B2 (en) | 2013-10-04 | 2015-05-05 | M31 Technology Corporation | Method for portable device processing data based on clock extracted from data from host |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4491211T1 (en) * | 1993-03-08 | 1996-02-22 | Nokia Telecommunications Oy | Method for generating a clock signal using a phase locked loop and a phase locked loop |
| EP1006662A2 (en) * | 1998-12-04 | 2000-06-07 | Fujitsu Limited | Semiconductor integrated circuit |
| EP1104113A2 (en) * | 1999-11-24 | 2001-05-30 | Nec Corporation | Clock and data recovery circuit for optical receiver |
| JP2001223683A (en) * | 2000-02-10 | 2001-08-17 | Victor Co Of Japan Ltd | Transmission system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4336239A1 (en) * | 1993-10-23 | 1995-04-27 | Sel Alcatel Ag | Circuit arrangement for a clock generator |
| US5613235A (en) * | 1995-06-29 | 1997-03-18 | Nokia Mobile Phones Limited | Operation of a radiotelephone in a synchronous extended standby mode for conserving battery power |
| DK132995A (en) * | 1995-11-24 | 1997-05-25 | Dsc Communications As | Method for generating an output signal, dependent on an external signal and a first reference signal, as well as digital phase lock circuit with a voltage controlled oscillator |
| US6791379B1 (en) * | 1998-12-07 | 2004-09-14 | Broadcom Corporation | Low jitter high phase resolution PLL-based timing recovery system |
| EP1123580B1 (en) * | 1999-08-24 | 2005-11-09 | Koninklijke Philips Electronics N.V. | Charge pump phase locked loop circuit |
| US7010076B1 (en) * | 1999-10-29 | 2006-03-07 | Adc Telecommunications, Inc. | Systems and methods for holdover circuits in phase locked loops |
| US6590426B2 (en) * | 2000-07-10 | 2003-07-08 | Silicon Laboratories, Inc. | Digital phase detector circuit and method therefor |
-
2001
- 2001-10-12 DE DE10150536A patent/DE10150536B4/en not_active Expired - Lifetime
-
2002
- 2002-09-04 US US10/492,390 patent/US7088976B2/en not_active Expired - Fee Related
- 2002-09-04 WO PCT/EP2002/009899 patent/WO2003034647A1/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4491211T1 (en) * | 1993-03-08 | 1996-02-22 | Nokia Telecommunications Oy | Method for generating a clock signal using a phase locked loop and a phase locked loop |
| EP1006662A2 (en) * | 1998-12-04 | 2000-06-07 | Fujitsu Limited | Semiconductor integrated circuit |
| EP1104113A2 (en) * | 1999-11-24 | 2001-05-30 | Nec Corporation | Clock and data recovery circuit for optical receiver |
| JP2001223683A (en) * | 2000-02-10 | 2001-08-17 | Victor Co Of Japan Ltd | Transmission system |
Non-Patent Citations (1)
| Title |
|---|
| JP 2001223683 A In: Patent Abstracts of Japan * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486718B2 (en) * | 2003-08-04 | 2009-02-03 | Marvell International Ltd. | Architectures, circuits, systems and methods for reducing latency in data communications |
| US7835425B1 (en) | 2003-08-04 | 2010-11-16 | Marvell International Ltd. | Architectures, circuits, systems and methods for reducing latency in data communications |
| DE10354558A1 (en) * | 2003-11-21 | 2005-06-02 | Infineon Technologies Ag | Apparatus for generating a transmit clock signal and a receive clock signal for a transceiver |
| DE10354558B4 (en) * | 2003-11-21 | 2006-10-05 | Infineon Technologies Ag | Apparatus for generating a transmit clock signal and a receive clock signal for a transceiver |
| US7782927B2 (en) | 2003-11-21 | 2010-08-24 | Lantiq Deutschland Gmbh | Generating a transmission clock signal and a reception clock signal for a transceiver using an oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10150536B4 (en) | 2010-04-29 |
| US7088976B2 (en) | 2006-08-08 |
| WO2003034647A1 (en) | 2003-04-24 |
| US20050063494A1 (en) | 2005-03-24 |
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Legal Events
| Date | Code | Title | Description |
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Owner name: LANTIQ DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20110325 Owner name: LANTIQ BETEILIGUNGS-GMBH & CO. KG, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20110325 |
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| R082 | Change of representative |
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