DE10149195A1 - Making integrated circuit on dielectric, comprises forming wafer with circuit, etching shallow trench, filling it with dielectric which is rendered planar and producing conductive structure on dielectric - Google Patents

Making integrated circuit on dielectric, comprises forming wafer with circuit, etching shallow trench, filling it with dielectric which is rendered planar and producing conductive structure on dielectric

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DE10149195A1 DE2001149195 DE10149195A DE10149195A1 DE 10149195 A1 DE10149195 A1 DE 10149195A1 DE 2001149195 DE2001149195 DE 2001149195 DE 10149195 A DE10149195 A DE 10149195A DE 10149195 A1 DE10149195 A1 DE 10149195A1
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Abstract

A semiconductor wafer (8) with integrated circuit (4) is prepared. A trench (3) is etched to a depth exceeding 10 mu m. The trench is then filled with a dielectric (2) at a temperature below 350 deg C. The dielectric is then made planar. The conductive structure is then produced on the dielectric.

Description

Die vorliegende Erfindung befaßt sich mit einem Verfahren zum Herstellen einer integrierten Schaltung mit einer leitfähigen Struktur, die auf einem Dielektrikum von relativ hoher Dicke, nämlich von mehr als 10 µm Dicke angeordnet ist. The present invention relates to a method for Manufacturing an integrated circuit with a conductive Structure based on a dielectric of relatively high thickness, namely is more than 10 microns thick.

Wenn bei integrierten Schaltungen Induktivitäten hoher Güte integriert werden sollen, so ist üblicherweise eine möglichst geringe Kapazität der Induktivität zu ihrer Umgebung, insbesondere aber zum Siliziumwafer selbst, wenn dieser als Masse betrachtet wird, gefordert. Gleichzeitig ist es aber erstrebenswert, daß die Oberfläche jenes Gebietes, in dem Induktivitäten integriert werden, in derselben Ebene liegt wie der übrige Schaltkreis, damit die Anschlüsse an die Induktivität problemlos mit anderen Schaltungselementen integriert werden können. If high quality inductors in integrated circuits should be integrated, usually one is possible low capacitance of the inductor to its environment, but especially the silicon wafer itself, if it is a mass is considered. But at the same time it is desirable that the surface of that area in which Inductors are integrated, lies on the same level as the remaining circuit so the connections to the inductor can be easily integrated with other circuit elements can.

Eines der Probleme, das hier bewältigt werden muß, besteht darin, den Halbleiterwafern möglichst liefe Oxideinschlüsse herzustellen, deren Oberfläche mit der Oberfläche der übrigen integrierten Schaltung übereinstimmt. One of the problems that needs to be addressed here is in that the semiconductor wafers would run as far as possible manufacture, the surface of which coincides with the surface of the rest integrated circuit matches.

Leitfähige Strukturen, die auf einer solchen vergleichsweise dicken Dielektrikumsschicht mit einer Schichtdicke von mehr als 10 µm angeordnet sind, werden beispielshaft dort gefordert, wo sehr kleine Kapazitäten der leitfähigen Strukturen zu Masse eingehalten werden müssen. Conductive structures comparatively based on such thick dielectric layer with a layer thickness of more are arranged as 10 µm, are exemplary there required where very small capacities of the conductive structures to be complied with.

Eines der Technikgebiete, wo die Forderung sehr kleiner Kapazitäten leitfähiger Strukturen gegenüber Masse auftritt, sind beispielsweise sogenannte Phase-Array-Antennen auf Chipebene, die unter anderem dazu dienen, auf schwankenden Schiffen Satellitenfernsehen zu empfangen. Derartige Phase-Array- Antennen auf Chipebene werden auch für andere Satellitenkommunikationszwecke eingesetzt, bei denen die Antenne nicht mechanisch ausgerichtet werden muß, sondern die Orientierung der Hauptabstrahlkeule oder Empfangskeule der Phase-Array- Antenne auf elektronischem Weg erfolgt. Befinden sich bei derartigen Phase-Array-Antennen auf Chipebene innerhalb einer ebenen Fläche sehr viele Chips, so kann ein Signal von hinreichender Intensität durch Verzögerung der Phase von jedem Chip aus in konstruktiver Interferenz zusammengesetzt werden. Damit aber jeder Puls des Empfangssignals, dessen korrekte Phasenverzögerung gewählt werden muß, seine Form beibehält, ist bei der an die Antenne angeschlossenen Leitung sowohl ein geringer Widerstand als auch eine möglichst geringe parasitäre Kapazität gefordert. One of the areas of technology where the requirement is very small Capacities of conductive structures to ground occurs for example so-called phase array antennas at chip level, which serve, among other things, on swaying ships To receive satellite television. Such phase array Antennas at the chip level are also used for others Satellite communications are used where the antenna is not must be aligned mechanically, but the orientation the main beam or receiving lobe of the phase array Antenna is done electronically. Are at such phase array antennas at chip level within one flat surface very many chips, so a signal from sufficient intensity by delaying the phase of each Chip to be put together in constructive interference. So that every pulse of the received signal, its correct Phase delay must be selected, maintains its shape, is both a on the line connected to the antenna low resistance as low as possible parasitic capacitance required.

Ein Verfahren zum Erzeugen einer langen, mäanderförmigen Metallbahn zum Steuern der Laufzeit von Pulsen durch gezielte Abgriffe an der Metallbahn, welche aufgrund der hohen Dicke der Dielektrikumsschicht eine nur sehr niedrige parasitäre Kapazität hat, ist aus der österreichischen Gebrauchsmusteranmeldung GM378/97 und der korrespondierenden US-Patentanmeldung SN09/100, 146 bekannt. Bei diesem Verfahren werden Oxidgebiete, die mehr als 20 µm unter die Oberfläche einer Halbleiterstruktur reichen, erzeugt, indem zunächst nebeneinanderliegende senkrechte Gräben geätzt werden, zwischen denen Stege verbleiben. Die verbleibenden Stege werden aufoxidiert, wodurch die Spalten zwischen den Stegen mit einem abgeschiedenen thermischen Oxid verfüllt werden. Diesbezüglich wird auf die Fig. 8 bis 10 der genannten Schriften verwiesen. A method for producing a long, meandering metal track for controlling the propagation time of pulses by means of targeted taps on the metal track, which has only a very low parasitic capacitance due to the high thickness of the dielectric layer, is known from the Austrian utility model application GM378 / 97 and the corresponding US Patent application SN09 / 100, 146 known. In this method, oxide regions that extend more than 20 μm below the surface of a semiconductor structure are produced by first etching adjacent vertical trenches, between which webs remain. The remaining webs are oxidized, whereby the gaps between the webs are filled with a deposited thermal oxide. In this regard, reference is made to FIGS. 8 to 10 of the cited documents.

Dieses bekannte Verfahren ermöglicht es, Metallisierungslinien auf der Oberfläche des räumlich begrenzten Oxidgebiets gleichzeitig mit einer letzten Metallisierungsebene der übrigen integrierten Schaltung zu fertigen, ohne daß die einzelnen Schaltungselemente von ihrer topographischen Höhe her in Gebieten positioniert sind, die nicht mehr innerhalb des Bereichs der Tiefenschärfe der verwendeten Belichtungsmaschine liegen. This known method enables Metallization lines on the surface of the spatially limited oxide area simultaneously with a last metallization level of to manufacture remaining integrated circuit without the individual circuit elements in terms of their topographical height Areas that are no longer within the Range of the depth of field of the exposure machine used lie.

Ein anderer Anwendungsfall, bei dem linienförmige Metalleitungen auf einer Dielektrikumsschicht mit einer hohen Dicke von mehr als 10 µm angeordnet werden müssen, ist die Implementierung eines Oszillators aus einer derartigen kapazitätsarmen Metalleitung und einem Inverter, der bei einer Frequenz von 100 Megaherz oder mehr arbeitet. Eine derartige Struktur führt nur dann zu einem Oszillator mit akzeptabler Güte, wenn die Kapazität der Metalleitung bzw. Spule zur Masse des Wafers gering ist, was ebenfalls nach Dielektrikumsschichten mit Dicken verlangt, die durch thermische Oxidation des Halbleitermaterials nicht mehr hergestellt werden können. Another use case where the linear Metal lines on a dielectric layer with a high thickness of more than 10 µm must be arranged Implementation of an oscillator from such low-capacitance metal line and an inverter operating at one frequency of 100 megahertz or more works. Such a structure only leads to an oscillator of acceptable quality if the capacitance of the metal line or coil to the mass of the Wafers is low, which is also after dielectric layers with thicknesses required by thermal oxidation of the Semiconductor material can no longer be produced.

Obgleich die aus der österreichischen Gebrauchsmusteranmeldung GM378/97 und der US-Patentanmeldung SN09/100, 146 bekannte Anordnung einer leitfähigen Struktur oberhalb einer dicken Dielektrikumsschicht die Anforderung erfüllt, daß die Integrationsebene der leitfähigen Struktur bzw. Induktivität identisch zu der Integrationsebene des übrigen integrierten Schaltkreises ist, können jedoch nur sehr kleine Integrationsdichten realisiert werden, da die erforderlichen hohen Oxidationstemperaturen für die Erzeugung des thermisch aufgewachsenen Siliziumdioxids zwischen Siliziumwafer und Oxidgebiet zu thermischen Spannungen führen, die zur Zerstörung des Kristallgitters führen, wenn die Tiefenoxidgebiete einen zu großen Flächenanteil am Halbleiterwafer einnehmen. Although those from the Austrian Utility Model Application GM378 / 97 and U.S. Patent Application SN09 / 100, 146 known arrangement of a conductive structure above a thick Dielectric layer meets the requirement that the Integration level of the conductive structure or inductance identical to the integration level of the rest of the integrated Circuit, but can only be very small Integration densities can be realized because the required high Oxidation temperatures for the generation of the thermal grown silicon dioxide between silicon wafer and Oxide region lead to thermal stresses, which lead to the destruction of the Crystal lattices lead when the deep oxide areas lead to one occupy a large area of the semiconductor wafer.

Die Forderung nach Dielektrikumsschichten mit sehr großen Dicken, nämlich 20 µm oder mehr, kommen nicht nur bei Anwendungsfällen auf, bei denen niedrige parasitäre Kapazitäten erzielt werden müssen, sondern auch bei solchen Applikationsfällen, bei denen hohe Anforderungen an die Durchschlagsfestigkeit der Dielektrikumsschicht gestellt werden. Dies ist beispielsweise der Fall bei Hochspannungs-MOS-Transistoren, bei denen das Gate-Signal induktiv über kleine Spulen galvanisch getrennt eingekoppelt wird. Hier ist die Anforderung an die Durchschlagfestigkeit zwischen Primär- und Sekundärspule wichtiger als die geringe Kapazität gegenüber Masse, wobei hier der Wunsch einer Integrierbarkeit der oberen Spule mit dem übrigen Chip von der Anforderung her nicht gegeben ist. Hier konnten Technologien eingesetzt werden, bei denen die Niveaugleichheit der Spule und der übrigen Schaltkreisstruktur nicht gegeben ist, wie beispielsweise bei Erzeugung der Dielektrikumsschicht durch Strukturierung einer entsprechend dicken Photoimid-Schicht, bei der es naturgemäß nicht zu herstellungsbedingten thermischen Spannungen kommt. The requirement for dielectric layers with very large Thicknesses, namely 20 µm or more, are not only included Use cases where low parasitic capacities must be achieved, but also with such Application cases where high demands are placed on the Dielectric strength of the dielectric layer. This is for example the case with high-voltage MOS transistors, where the gate signal is inductive via small coils is electrically isolated. Here is the requirement the dielectric strength between the primary and secondary coils more important than the low capacity over mass, whereby here the desire to integrate the upper coil the rest of the chip is not given the request. Technologies could be used here in which the Same level of the coil and the rest Circuit structure is not given, such as when generating the Dielectric layer by structuring accordingly thick layer of photoimide, which is naturally not too manufacturing-related thermal stresses comes.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Schaltung mit einer leitfähigen Struktur, die auf einem Dielektrikum mit einer Dicke von mehr als 10 µm angeordnet ist, zu schaffen, welches die Beschränkungen der oben diskutierten bekannten Verfahren nicht aufweist. The invention has for its object a method for Manufacturing an integrated circuit with a conductive Structure based on a dielectric with a thickness of more is arranged as 10 microns to create which the No limitations to the known methods discussed above having.

Insbesondere liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Schaltung mit einer leitfähigen Struktur, die auf einem Dielektrikum mit einer Dicke von mehr als 10 µm angeordnet ist, zu schaffen, bei dem Kristallgitterstörungen vermieden werden. In particular, the invention is based on the object Method for manufacturing an integrated circuit with a conductive structure based on a dielectric a thickness of more than 10 microns is arranged to create the crystal lattice disturbances can be avoided.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst. This object is achieved by a method according to claim 1 solved.

Ein besonderer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß es sowohl die Niveaugleichheit der Oberfläche des Dielekrikums mit der Oberfläche der integrierten Schaltung ermöglicht, wodurch die leitfähige Struktur gleichzeitig mit der letzten Metallisierungsschicht der integrierten Schaltung erzeugt werden kann, da sie innerhalb des Tiefenschärfenbereichs der Belichtungsmaschine liegt, als auch die Anforderung erfüllt, temperaturbedingte Kristallstörungen zu vermeiden. A particular advantage of the method according to the invention is that it is both the same level of Surface of the floor panel with the surface of the integrated Circuit enables, which makes the conductive structure simultaneously with the last metallization layer of the integrated circuit can be generated as it is within the Depth of field of the exposure machine is as also met the requirement, temperature-related To avoid crystal disturbances.

Erfindungsgemäß wird zunächst ein Halbleiterwafer mit einer integrierten Schaltung bereitgestellt, die bei einem bevorzugten Ausführungsbeispiel mit Ausnahme ihrer letzten Metallisierungsschicht fertig prozessiert ist. Sodann wird eine Grube mit einer Tiefe von mehr als 10 µm, vorzugsweise von mehr als 20 µm, durch strukturierte Ätzung erzeugt. Dies geschieht üblicherweise mit einer Oxid-Hartmaske und heißer Kalilauge, jedoch sind auch andere Ätzverfahren nicht ausgeschlossen. According to the invention, a semiconductor wafer with a integrated circuit provided at a preferred embodiment except their last Metallization layer is processed. Then one Pit with a depth of more than 10 µm, preferably of more than 20 µm, generated by structured etching. This usually happens with an oxide hard mask and hotter Potash lye, but other etching processes are not locked out.

Das Verfüllen der Grube mit einem Dielektrikum erfolgt erfindungsgemäß bei einer Temperatur von weniger als 350°C. Vorzugsweise werden Temperaturspannungen dadurch vermieden, daß zur Formierung des Materials, das die Gruben verfüllt, Verfahren eingesetzt werden, die bei Temperaturen von unter 80°C oder ohne überhöhte Temperaturen arbeiten. Vorzugsweise werden die Materialien zum Verfüllen der Grube derart ausgewählt, daß deren Elastizitätsmoduli verglichen mit denjenigen von Silizium und Siliziumdioxid sehr gering sind, oder deren thermische Ausdehnungskoeffizienten denjenigen von Silizium approximieren, wodurch Spannungen von der Werkstoffauswahl her minimiert werden. The pit is filled with a dielectric according to the invention at a temperature of less than 350 ° C. Temperature voltages are preferably avoided in that to form the material that fills the pits, Processes are used at temperatures below 80 ° C or work without excessive temperatures. Preferably the materials for backfilling the pit become like this selected that their moduli of elasticity compared to those of silicon and silicon dioxide are very low, or their thermal expansion coefficient that of silicon approximate, creating tension from the material selection be minimized here.

Da das erfindungsgemäße Verfahren erst nach Abschluß des eigentlichen Prozesses zur Herstellung von integrierten Schaltkreisen und vor den abschließenden Verfahrensschritten der Erzeugung der letzten Metallisierungslage angewandt wird, finden auch alle Prozesse, die nach dem Verfüllen der Grube stattfinden, wie beispielsweise das Metallisieren und das Strukturieren der Metallisierung sowie das Erzeugen der strukturierten Passivierung bei sehr geringen Temperaturen statt, wodurch eine Erhöhung der Gitterfehlerdichte im Wafer vermieden wird. Since the inventive method only after the completion of actual process for manufacturing integrated Circuits and before the final steps of the process Generation of the last metallization layer is applied, also find all processes after the pit is backfilled take place, such as metallizing and that Structuring the metallization and creating the structured passivation at very low temperatures instead, causing an increase in the lattice defect density in the wafer is avoided.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen: Preferred embodiments of the present invention are described below with reference to the accompanying Drawings explained in more detail. Show it:

Fig. 1 einen Querschnitt durch eine erfindungsgemäße Struktur; Fig. 1 shows a cross section of an inventive structure;

Fig. 2 ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens, bei dem die Grube mit Epoxidharz verfüllt wird und eine Planarisierung mittels Druckdifferenzen erfolgt; Fig. 2 takes place, a first embodiment of the inventive method, in which the pit is filled with epoxy resin and a planarization by means of pressure differences;

Fig. 3 ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens, bei dem die Planarisierung mittels eines Schleifprozesses erfolgt; Fig. 3 shows a second embodiment of the method according to the invention, in which takes place the planarization by means of a grinding process;

Fig. 4 ein drittes Ausführungsbeispiel des erfindungsgemäßen Verfahrens, bei dem die Planarisierung mittels einer Walze erfolgt; und Fig. 4 shows a third embodiment of the method according to the invention, in which the planarization is carried out by means of a roller; and

Fig. 5 ein viertes Ausführungsbeispiel des erfindungsgemäßen Verfahrens, bei dem die Planarisierung eines aus einem Positivlack bestehenden Dielektrikum mittels einer Grautonmaske erfolgt. Fig. 5 shows a fourth embodiment of the method according to the invention, in which the planarization is carried out of a group consisting of a positive photoresist by a dielectric Grautonmaske.

Unter Bezugnahme auf Fig. 1 wird vorab die mittels des erfindungsgemäßen Verfahrens hergestellte integrierte Schaltung mit einer leitfähigen Struktur näher erläutert. Metalleitungen 1, die typischerweise eine Höhe von 1 bis 5 µm und eine Breite von etwas weniger als 1 µm haben, sind auf einem Dielektrikum 2 mit einer Dicke von mehr als 10 µm angeordnet, welches eine durch Ätztechnik erzeugte Grube oder Ausnehmung 3 auffüllt. Die Grube 3 liegt in einem Silizium-Substrat 7, an dessen Oberfläche Logikschaltungen 4 ausgebildet sind, die von einer Oxidoberfläche 5 abgedeckt sind. Ein metallischer Anschluß 6 erstreckt sich von den Metallinien 1 über eine Diskontinuität 5a am Rande der Ausnehmung 3 bis zu einem Kontaktloch 6a, das den Anschluß an die Logikschaltung 4 realisiert. With reference to FIG. 1, the integrated circuit produced by means of the method according to the invention with a conductive structure is explained in more detail. Metal lines 1 , which typically have a height of 1 to 5 μm and a width of somewhat less than 1 μm, are arranged on a dielectric 2 with a thickness of more than 10 μm, which fills a pit or recess 3 produced by etching technology. The pit 3 lies in a silicon substrate 7 , on the surface of which logic circuits 4 are formed which are covered by an oxide surface 5 . A metallic connection 6 extends from the metal lines 1 over a discontinuity 5 a at the edge of the recess 3 to a contact hole 6 a, which realizes the connection to the logic circuit 4 .

Die durch die Metallinien 1 gebildete leitfähige Struktur hat aufgrund der hohen Dicke des Dielektrikums 2 von mehr als 10 µm nur eine sehr geringe Kapazität 19 gegenüber dem leitfähigen Silizium-Substrat 7, die um wenigstens eine Größenordnung geringer ist als die Kapazität von leitfähigen Strukturen auf einem Dielektrikum bei konventionellen integrierten Schaltungen, obgleich die leitfähige Struktur, die durch die Metallinien 1 gebildet ist, im wesentlichen in der gleichen Ebene wie die oberste Metallisierungsstruktur liegt, die auch den metallischen Anschluß 6 bildet, und somit in einem gemeinsamen fotolithographischen Verfahren mit dieser hergestellt werden kann. Due to the high thickness of the dielectric 2 of more than 10 μm, the conductive structure formed by the metal lines 1 has only a very small capacitance 19 compared to the conductive silicon substrate 7 , which is at least one order of magnitude smaller than the capacitance of conductive structures on one Dielectric in conventional integrated circuits, although the conductive structure formed by the metal lines 1 lies essentially in the same plane as the uppermost metallization structure, which also forms the metallic connection 6 , and thus is produced in a common photolithographic process with the latter can.

Unter Bezugnahme auf die nachfolgenden Figuren werden unterschiedliche Ausführungsbeispiele des erfindungsgemäßen Herstellungsverfahrens näher erläutert. With reference to the following figures different embodiments of the invention Manufacturing process explained in more detail.

Bei einer Realisierungsvariante des erfindungsgemäßen Herstellungsverfahrens, die nunmehr unter Bezugnahme auf Fig. 2 erläutert werden soll, wird Epoxidharz als Dielektrikum zum Verfüllen der ätztechnisch strukturierten Grube 3 verwendet, da Epoxidharz einerseits hervorragende elektrische Isolationswerte hat und andererseits nur eine geringe Schrumpfung bei der Polyaddition aufweist. Erfindungsgemäß wird ein Film 10 von Epoxidharz auf den Wafer 8 aufgeschleudert, so daß er dann die auf der Oberfläche des Wafers 8 ätztechnisch strukturierten Gruben 9 ausfüllt. Die an der Oberfläche des Epoxidharzfilmes 10 befindlichen überschlüssigen Mengen an Expoxidharz werden dann mit einem mit Trennmittel eingelassenen Kontaktwerkzeug 11, 12 abgepreßt, welches derart ausgebildet ist, daß zwischen der Wafermitte 14 und dem Waferrand 15 eine Druckdifferenz der Normalkomponenten der Drücke herrscht, durch die ein Abfließen der überschüssigen Epoxidharzmengen in Richtung zum Waferrand 15 erzwungen wird. Bei diesem Abpressen der Oberfläche des Epoxidharzfilmes 10 wird gleichzeitig die Bildung einer ebenen Oberfläche des Epoxidharzfilmes 10 erzwungen, welche sich allein durch das Aufschleudern des Epoxidharzfilmes 10 nicht erreichen ließe. In one implementation variant of the production method according to the invention, which will now be explained with reference to FIG. 2, epoxy resin is used as the dielectric for filling the etched pit 3 , since epoxy resin on the one hand has excellent electrical insulation values and on the other hand has only a low shrinkage during polyaddition. According to the invention, a film 10 of epoxy resin is spun onto the wafer 8 , so that it then fills the pits 9 structured on the surface of the wafer 8 by etching technology. The excess amounts of epoxy resin located on the surface of the epoxy resin film 10 are then pressed off with a contact tool 11 , 12 let in with release agent, which is designed in such a way that a pressure difference of the normal components of the pressures prevails between the wafer center 14 and the wafer edge 15 Flowing the excess amounts of epoxy resin towards the wafer edge 15 is forced. During this pressing of the surface of the epoxy resin film 10 , the formation of a flat surface of the epoxy resin film 10 is forced at the same time, which could not be achieved simply by spinning on the epoxy resin film 10 .

Die Druckdifferenz der Normalkomponenten der Drücke kann beispielsweise dadurch erreicht werden, daß das Kontaktwerkzeug 11, 12 hinter einer eigentlichen Kontaktplatte 11 eine elastische Schicht 12 aufweist, die so ausgebildet ist, daß sie lokal einen um so größeren Druck auf den Epoxidharzfilm 10 ausübt, je topographisch dicker sich dieser auf der Waferoberfläche befindet. Es eignen sich beispielsweise elastische Schichten 12, die aus einem gesinterten, körnigen Graphitmaterial bestehen. The pressure difference of the normal components of the pressure can for example be achieved in that the contact tool 11, 12 behind an actual contact plate 11 has an elastic layer 12 which is formed so that it has a exerts locally so as greater pressure on the epoxy resin film 10, the topographically the thicker it is on the wafer surface. Elastic layers 12 , which consist of a sintered, granular graphite material, are suitable, for example.

Ein Rechenbeispiel für eine Strömung des Epoxidharzes in einem Spalt für eine Spaltdicke 13 von 6 µm bei einer Viskosität des Epoxidharzes von 0,2 Pa.s und einer gewünschten Verpreßzeit von 10 Minuten ergibt eine erforderliche Druckdifferenz von ca. 5 bar, um das überschüssige Harz aus dem Spalt zwischen Wafer 8 und der Kontaktplatte 11 unter der Annahme zu entfernen, daß der die überschüssige Harzdicke definierende Spalt eine Dicke von ca. 6 µm hat. Da die Druckdifferenz umgekehrt quadratisch mit der Spaltdicke einhergeht, lassen sich wesentlich kleinere Restharzdicken mit dieser Methode nicht erzielen. Andererseits geht die Viskosität des Epoxidharzes nur linear in die Druckdifferenz ein, was größere Freiheitsgrade in der Auswahl des Harzes ermöglicht. A calculation example for a flow of the epoxy resin in a gap for a gap thickness 13 of 6 µm with a viscosity of the epoxy resin of 0.2 Pa.s and a desired pressing time of 10 minutes results in a required pressure difference of approx. 5 bar around the excess resin to be removed from the gap between the wafer 8 and the contact plate 11 on the assumption that the gap defining the excess resin thickness has a thickness of approximately 6 μm. Since the pressure difference is inversely quadratic with the gap thickness, much smaller residual resin thicknesses cannot be achieved with this method. On the other hand, the viscosity of the epoxy resin is only linear in the pressure difference, which allows greater degrees of freedom in the selection of the resin.

Bei einem anderen Ausführungsbeispiel, das unter Bezugnahme auf Fig. 3 erläutert wird, wird die erforderliche Planarisierung der Dielektrikumsschicht 22 ausgehend von der ursprünglich nicht planaren Oberfläche 21 durch ein einfaches Schleifen und Polieren mittels eines üblichen Schleif- und Polierequipments herbeigeführt. Da Epoxidharze besonders resistent gegen alkalische Chemikalien und weitgehend resistent gegen saure Chemikalien sind, aber nur minder resistent gegen Flußsäure sind, besteht die Möglichkeit, Kontaktlöcher 23 für die Verbindung darunter liegender Metallisierungslagen 24 nach der durch Schleifen und Polieren durchgeführten Planarisierung mit gepufferter Flußsäure zu ätzen. In another exemplary embodiment, which is explained with reference to FIG. 3, the required planarization of the dielectric layer 22 is brought about from the originally non-planar surface 21 by simple grinding and polishing by means of conventional grinding and polishing equipment. Since epoxy resins are particularly resistant to alkaline chemicals and largely resistant to acidic chemicals, but are only less resistant to hydrofluoric acid, there is the possibility of etching contact holes 23 for the connection of underlying metallization layers 24 after the planarization carried out by grinding and polishing with buffered hydrofluoric acid.

Wie schematisch unter Bezugnahme auf Fig. 4 gezeigt ist, kann bei einer dritten Ausführung des erfindungsgemäßen Verfahrens die Planarisierung durch Abdrücken des noch flüssigen Epoxidharzes mit einer geeigneten Walze 25 erfolgen, wobei die Walze 25 eine Bugwelle 26 vor sich herschiebt und eine planarisierte Schicht 27 hinterläßt. As is shown schematically with reference to FIG. 4, in a third embodiment of the method according to the invention the planarization can take place by pressing off the still liquid epoxy resin with a suitable roller 25 , the roller 25 pushing a bow wave 26 in front of it and leaving a planarized layer 27 ,

Ein viertes Ausführungsbeispiel des erfindungsgemäßen Verfahrens, bei dem gleichfalls die Grube bei niedriger Temperatur mit einem Dielektrikum verfüllt wird, wird nunmehr unter Bezugnahme auf Fig. 5 näher erläutert. Auf den Wafer 7 wird eine BCB-Schicht 31 (BCB = Benzo-Cyclo-Buten) aufgeschleudert. Benzo-Cyclo-Buten ist ein sehr dicker Positiv-Fotolack, der hinreichend resistent gegen Chemikalien ist und nicht nur als Ätzmaske dient, sondern auch als Dielektrikum am Schaltkreis verbleibt. Nach Aufbringen der BCB-Schicht 31 erfolgt eine Belichtung durch eine übliche Chrom-Maske 32, die die BCB- Schicht gegenüber der Belichtung dort abdeckt, wo die Grube liegt und somit die BCB-Schicht als Dielektrikum verbleiben soll. Diejenigen Gebiete 39, bei denen die BCB-Schicht 31 nicht verbleiben soll, werden voll belichtet. Im Übergangsgebiet, dessen Topographie je nach Strömungsverhältnissen bei dem Aufschleudern der BCB-Schicht 31 von Fall zu Fall sehr unterschiedlich sein kann, befindet sich der aus dem Aufschleudern ergebenden Topographie angepaßte, sehr kleine Öffnungen 35 in der Chrom-Maske 32. Diese Öffnungen 35 sind klein verglichen zur Wellenlänge des verwendeten Lichts 34, so daß sich, bedingt durch die Beugungserscheinungen, ein Grauton ergibt, der so eingestellt werden kann, daß die BCB- Schicht nur teilweise durchbelichtet und damit auch nur teilweise wegentwickelt wird. Wie sich aus dem Verlauf der Oberfläche der fertig entwickelten Dielektrikumsschicht 36 in Fig. 5 ergibt, ist es unter Verwendung der Grautonmaske zur Belichtung des Positivlackes möglich, auch im Bereich der Flanken der Grube eine im wesentlichen ebene Oberfläche zu erzeugen. In einem abschließenden Prozeß wird eine Metallisierungsschicht aufgebracht, die in üblicher Weise fotolithographisch strukturiert wird, um Metallinien 38 zu integrieren, die über einen Anschluß 37 mit (nicht dargestellten) weiteren integrierten Schaltungselementen in Verbindung stehen, um auf diese Weise beispielsweise eine kapazitätsarme Induktivität in die übrige integrierte Schaltung zu integrieren. A fourth embodiment of the method according to the invention, in which the pit is also filled with a dielectric at low temperature, will now be explained in more detail with reference to FIG. 5. A BCB layer 31 (BCB = benzo-cyclo-butene) is spun onto the wafer 7 . Benzo-cyclo-butene is a very thick positive photoresist that is sufficiently resistant to chemicals and not only serves as an etching mask, but also remains as a dielectric on the circuit. After the BCB layer 31 has been applied , an exposure is carried out through a conventional chrome mask 32 , which covers the BCB layer with respect to the exposure where the pit lies and thus the BCB layer should remain as a dielectric. Those areas 39 in which the BCB layer 31 should not remain are fully exposed. In the transition area, the topography of which can vary greatly from case to case depending on the flow conditions when the BCB layer 31 is spun on, there is the very small openings 35 in the chrome mask 32 which are adapted from the spinning on. These openings 35 are small compared to the wavelength of the light 34 used , so that, due to the diffraction phenomena, a gray tone results which can be adjusted so that the BCB layer is only partially exposed and thus only partially developed. As can be seen from the course of the surface of the fully developed dielectric layer 36 in FIG. 5, it is possible, using the gray tone mask to expose the positive lacquer, to also produce an essentially flat surface in the region of the flanks of the pit. In a final process, a metallization layer is applied, which is structured in a conventional manner photolithographically, in order to integrate metal lines 38 which are connected via a connection 37 to further integrated circuit elements (not shown), in order in this way, for example, to produce a low-capacitance inductor in the to integrate the remaining integrated circuit.

Claims (13)

1. Verfahren zum Herstellen einer integrierten Schaltung mit einer leitfähigen Struktur, die auf einem Dielektrikum mit einer Dicke von mehr als 10 µm angeordnet ist, mit folgenden Schritten:
Bereitstellen eines Halbleiterwafers mit einer integrierten Schaltung;
Strukturierte Ätzung einer Grube mit einer Tiefe von mehr als 10 µm;
Verfüllen der Grube mit einem Dielektrikum bei einer Temperatur von weniger als 350°C;
Planarisieren des Dielektrikums; und
Erzeugen der leitfähigen Struktur auf dem Dielektrikum. 1. A method for producing an integrated circuit with a conductive structure, which is arranged on a dielectric with a thickness of more than 10 μm, with the following steps:
Providing a semiconductor wafer with an integrated circuit;
Structured etching of a pit with a depth of more than 10 µm;
Filling the pit with a dielectric at a temperature of less than 350 ° C;
Planarizing the dielectric; and
Creation of the conductive structure on the dielectric. 2. Verfahren nach Anspruch 1, bei dem das strukturierte Ätzen der Grube mit heißer Kalilauge erfolgt. 2. The method of claim 1, wherein the structured The pit is etched with hot potassium hydroxide solution. 3. Verfahren nach Anspruch 1 oder 2, bei dem das Dielektrikum ein Epoxidharz ist. 3. The method according to claim 1 or 2, wherein the Dielectric is an epoxy resin. 4. Verfahren nach Anspruch 3, mit dem Verfahrensschritt des Aufschleuderns eines flüssigen Epoxidharzes auf den Halbleiterwafer. 4. The method according to claim 3, with the step of Spin a liquid epoxy resin onto the Semiconductor wafer. 5. Verfahren nach Anspruch 4, ferner mit dem Verfahrensschritt des Planarisierens des Epoxidharzes in dessen noch flüssiger Phase. 5. The method of claim 4, further comprising Process step of planarizing the epoxy resin in the still liquid phase. 6. Verfahren nach Anspruch 5, bei dem das Planarisieren des Epoxidharzes in dessen flüssiger Phase den Schritt des Ausübens eines derartigen Druckverlaufes auf den Harzfilm umfaßt, daß eine Normalkomponente des Druckes in Richtung zum Waferrand erzeugt wird. 6. The method according to claim 5, wherein the planarization of the Epoxy resin in its liquid phase the step of Applying such a pressure curve to the resin film includes a normal component of the pressure towards Wafer edge is generated. 7. Verfahren nach Anspruch 5, bei dem das Planarisieren des Epoxidharzes in dessen flüssiger Phase das Abdrücken des Epoxidharzes mit einer Walze umfaßt. 7. The method according to claim 5, wherein the planarization of the Epoxy resin in its liquid phase the impression of Epoxy resin with a roller. 8. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das Planarisieren des Epoxidharzes in dessen fester Phase erfolgt. 8. The method according to any one of claims 1 to 4, in which the Planarization of the epoxy resin in its solid phase he follows. 9. Verfahren nach Anspruch 8, bei dem das Planarisieren des Epoxidharzes in dessen fester Phase mittels eines Schleifprozesses erfolgt. 9. The method according to claim 8, wherein the planarization of the Epoxy resin in its solid phase using a Grinding process takes place. 10. Verfahren nach Anspruch 1 oder 2, bei dem das Dielektrikum ein fotoempfindliches Dielektrikum ist. 10. The method according to claim 1 or 2, wherein the Dielectric is a photosensitive dielectric. 11. Verfahren nach Anspruch 10, bei dem das fotoempfindliche Dielektrikum ein Positivlack ist. 11. The method of claim 10, wherein the photosensitive Dielectric is a positive varnish. 12. Verfahren nach Anspruch 11, das ferner den Verfahrensschritt des Aufschleuderns des Positivlackes auf den Halbleiterwafer umfaßt. 12. The method of claim 11, further comprising the Process step of spinning the positive lacquer onto the Includes semiconductor wafers. 13. Verfahren nach Anspruch 12, ferner mit dem Verfahrensschritt des Belichtens des Positivlackes mit einer Grautonmaske, die eine Belichtung des Positivlackes im Bereich der Grube verhindert, den Positivlack im Randbereich der Grube mit einem Grauton belichtet und den Positivlack im übrigen stark belichtet, so daß der Positivlack als Dielektrikum nach der Entwicklung im Bereich der Grube mit im wesentlichen planer Oberfläche im Bereich des Randes der Grube verbleibt. 13. The method of claim 12, further comprising Process step of exposing the positive varnish with a Gray tone mask that exposes the positive varnish in the area of the Pit prevents the positive paint in the edge area of the pit exposed with a shade of gray and the rest of the positive varnish strongly exposed, so that the positive varnish as a dielectric the development in the area of the pit with essentially flat surface remains in the area of the edge of the pit.
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