DE10148331A1 - Control of data bus access, particularly for use with a motor vehicle CAN bus, so that a reliable upper limit for interrupt loading of a microprocessor with given peripherals is guaranteed - Google Patents
Control of data bus access, particularly for use with a motor vehicle CAN bus, so that a reliable upper limit for interrupt loading of a microprocessor with given peripherals is guaranteedInfo
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Abstract
Description
Die vorliegende Erfindung betrifft eine Steuervorrichtung zur Steuerung eines Datenbuszugangs nach dem Oberbegriff von Patentanspruch 1, ein Datenübertragungssystem nach dem Oberbegriff von Patentanspruch 9 und ein Verfahren nach dem Oberbegriff von Patentanspruch 13. The present invention relates to a control device for controlling a Data bus access according to the preamble of claim 1 Data transmission system according to the preamble of claim 9 and a method according to Preamble of claim 13.
Bei den üblichen Datenübertragungssystemen sind eine Vielzahl von Peripherieeinheiten über einen Datenbus zusammengefasst. Dabei bestehen die Peripherieeinheiten zumeist aus einem Mikroprozessor und einem zugehörigen Controller, die auch als ein Bauteil ausgebildet sein können, sowie einem Treiber, der den Spannungspegel prägt. Bei den aus dem Stand der Technik bekannten Datenübertragungssystemen, unterscheidet man zwischen synchronen Datenbussen, die mit einer Taktfrequenz ausgestattet sind, und asynchronen Datenbussen, bei denen der Datenbuszugang immer dann erfolgt, wenn der Datenbus gerade frei ist. In the usual data transmission systems, a large number of Peripheral units combined via a data bus. The exist Peripherals usually consist of a microprocessor and an associated controller, which also can be formed as a component, and a driver that the Voltage level characterizes. In those known from the prior art Data transmission systems, a distinction is made between synchronous data buses with a Clock frequency are equipped, and asynchronous data buses, in which the Data bus access always takes place when the data bus is currently free.
In der Fahrzeugelektronik kommen hauptsächlich asynchrone Datenbusse, insbesondere der CAN-Datenbus, zur Verwendung. Die Datenübertragung auf einem solchen Datenbus und die Prioritätssicherung beschreibt beispielsweise die Offenlegungsschrift WO 98/54872. Dabei bedeutet Prioritätssicherung, dass die Datenpakete nach Wichtigkeit eingestuft und der Wichtigkeit entsprechend Zugang zu dem Datenbus erhalten. Dadurch soll gewährleistet werden, dass beispielsweise der Fensterheber nicht den Datenbus belegt, wenn ein Bremssignal gesendet werden soll. Die Priorität wird hierbei über einen im Datenpaket versteckten Header erreicht. Ist der CAN-Bus jedoch frei (idle), kann jede Peripherieeinheit auf den Datenbus zugreifen. Damit die Peripherieeinheiten aber erfahren, dass gerade ein Datenpaket Zugang zu dem Datenbus erhalten hat, wird bei einem Datenbuszugang in den Mikroprozessoren der Peripherieeinheiten ein Interrupt verursacht. Über die Empfangsadresse des Datenpakets, die der Mikroprozessor während des Interrupts empfängt, erhält der Mikroprozessor Informationen darüber, ob das Datenpaket für die Peripherieeinheit von Relevanz ist. Während eines Interrupts kann allerdings der Mikroprozessor seine normalen Aufgaben nicht weiter verfolgen, sondern muss entscheiden, ob er das Datenpaket empfängt. Es kann deshalb zu Problemen bei Mikroprozessoren mit geringer Mikroprozessorleistung kommen. Folgen nämlich zu viele Datenpakete zu schnell aufeinander, muss man mit Datenverlusten rechnen, da der Mikroprozessor die Datenpaketflut nicht mehr bearbeiten kann. In vehicle electronics, there are mainly asynchronous data buses, especially the CAN data bus, for use. Data transfer on one such data bus and the priority assurance describes, for example Publication WO 98/54872. Priority assurance means that the Data packets classified according to importance and according to the importance access to the Receive data bus. This is to ensure that, for example, the Window lifter does not occupy the data bus when a brake signal is to be sent. The Priority is achieved via a header hidden in the data packet. Is the However, CAN bus free (idle), every peripheral unit can access the data bus. So that the peripheral units learn that just a data packet has access to has received the data bus, is at a data bus access in the Microprocessors of the peripheral units caused an interrupt. Via the receiving address of the Data packets that the microprocessor receives during the interrupt are received by the Microprocessor information about whether the data packet for the peripheral unit is relevant. However, during an interrupt, the microprocessor can be no longer pursue normal tasks, but must decide whether he does Data packet receives. This can lead to problems with microprocessors low microprocessor performance. Too many data packets follow quickly one after the other, one has to expect data loss, since the microprocessor can no longer process the flood of data packets.
Diesem Nachteil kann man entgegenwirken, indem Mikroprozessoren mit hoher Mikroprozessorleistung verwendet werden. Dies ist jedoch in der Fahrzeugtechnik nicht immer sinnvoll und ist sehr kostenintensiv. This disadvantage can be counteracted by using microprocessors with high Microprocessor power can be used. However, this is not the case in vehicle technology always makes sense and is very expensive.
Eine andere Möglichkeit die Anzahl der Interrupts zu verringern erfolgt über sogenannte Akzeptanzfilter. Ein Akzeptanzfilter reduziert die Interruptanzahl dadurch, dass er nur dann einen Interrupt in dem ihm zugeordneten Mikroprozessor verursacht, wenn die Adresse des auf den Datenbus gelegten Datenpakets in einem Adressbereich liegt oder mit einer Adresse übereinstimmt, die in dem Akzeptanzfilter festgelegt ist. Ein Akzeptanzfilter kann beispielsweise mittels einer Bitmaske bis zu 16 verschiedene Adressen oder Adressbereiche herausfiltern. Nachteilig an diesen Maßnahmen ist jedoch, dass Akzeptanzfilter mit 16 speicherbaren Adressbereichen sehr teuer sind und oftmals Adressbereiche abgespeichert werden müssen, die wiederum so breit angelegt sind, dass die Anzahl der Interrupts nicht zuverlässig reduziert werden kann, wodurch wiederum mit Datenverlust gerechnet werden muss. Another possibility to reduce the number of interrupts is via so-called acceptance filter. An acceptance filter reduces the number of interrupts that he only gets an interrupt in his assigned microprocessor caused when the address of the data packet placed on the data bus in one Address range is or matches an address that is in the acceptance filter is set. An acceptance filter can, for example, use a bit mask up to Filter out 16 different addresses or address ranges. A disadvantage of this Measures, however, are that acceptance filters with 16 storable address ranges are very expensive and often address areas that have to be saved are in turn so broad that the number of interrupts is not reliable can be reduced, which in turn means loss of data.
Aufgabe der vorliegenden Erfindung ist es deshalb, eine Steuervorrichtung, ein Datenübertragungssystem und ein Verfahren bereitzustellen, mit denen eine zuverlässige Obergrenze der Interruptbelastung für Mikroprozessoren bestimmter Peripherieeinheiten gewährleistet werden kann. The object of the present invention is therefore a control device Data transmission system and a method to provide a reliable upper limit of the interrupt load for certain microprocessors Peripheral units can be guaranteed.
Diese Aufgabe wird erfindungsgemäß durch eine Steuervorrichtung mit den Merkmalen des Patentanspruchs 1, durch ein Datenübertragungssystem mit den Merkmalen des Patentanspruchs 9 und durch ein Verfahren mit den Merkmalen des Patentanspruchs 13 gelöst. This object is achieved by a control device with the Features of claim 1, by a data transmission system with the features of claim 9 and by a method with the features of Claim 13 solved.
Vorteilhafte Ausgestaltungen der erfindungsgemäßen Vorrichtung, des erfindungsgemäßen Datenübertragungssystems und des erfindungsgemäßen Verfahrens sind in den jeweiligen Unteransprüchen beschrieben. Advantageous embodiments of the device according to the invention data transmission system according to the invention and the method according to the invention described in the respective subclaims.
Der Erfindung liegt die Erkenntnis zugrunde, dass die Überlastung eines Mikroprozessors durch zu schnell aufeinanderfolgende Interrupts verhindert werden kann, indem eine Steuervorrichtung vorgesehen wird, die so ausgelegt ist, dass sie den Datenbuszugang eines Datenpakets derart verzögert, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang des zu sendenden Datenpakets eine vorgebbare Zeitdauer liegt. Dabei kann die erfindungsgemäße Steuereinheit sowohl als selbständige Hardwarekomponente als auch als Softwarebestandteil ausgebildet sein. The invention is based on the finding that the overload of a Microprocessor can be prevented by interrupts that follow one another too quickly, by providing a control device designed to control the Data bus access of a data packet is delayed in such a way that between the last one the data packet transmitted to the data bus and the data bus access to the sending data packet is a predetermined period of time. The invention can Control unit both as an independent hardware component and as Software component to be trained.
In einem Ausführungsbeispiel ist jedes Datenpaket mit einer Adresse zur Identifizierung des Datenpakets ausgestattet und umfasst die erfindungsgemäße Steuervorrichtung weiterhin eine erste Adresseinheit, mit welcher die Adresse des mindestens einen Datenpakets erkennbar ist. Dabei ist in der ersten Adresseinheit eine erste Vergleichsadresse abgespeichert, die von der Steuervorrichtung mit der Adresse des Datenpakets verglichen wird. Dies ist vorteilhaft, da unterschiedliche Adressen oft unterschiedlich behandelt werden müssen. Insbesondere sind nicht alle Datenpakete für die Peripherieeinheit, der die Steuervorrichtung zugeordnet ist, von Interesse. Mittels dieser Vorrichtung können die Steuervorrichtungen aus der Vielzahl der auf dem Datenbus übertragenen Datenpakete diejenigen herausfiltern, die für die zugehörigen Peripherieeinheiten relevant sind. In one embodiment, each data packet has an address for Identification of the data packet equipped and includes the invention Control device further a first address unit with which the address of the at least a data packet is recognizable. There is a first in the first address unit Comparison address stored by the control device with the address of the Data packet is compared. This is advantageous because different addresses are often must be treated differently. In particular, not all data packets are of interest to the peripheral unit to which the control device is assigned. By means of this device, the control devices from the multitude of those on the Filter out data packets transmitted data packets for the associated peripheral units are relevant.
Die erfindungsgemäße Steuervorrichtung kann, wie ein weiteres Ausführungsbeispiel zeigt, eine erste Speichereinheit umfassen. In dieser ersten Speichereinheit ist die vorgebbare Zeitdauer speicherbar und die Speichereinheit wirkt so mit der ersten Adresseinheit zusammen, dass abhängig von der, von der ersten Adresseinheit erkannten Adresse der Datenbuszugang des zu sendenden Datenpakets derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang des zu sendenden Datenpakets zumindest die erste vorgebbare Zeitdauer liegt. Dies hat, insbesondere bei Peripherieeinheiten, für die ganz bestimmte Datenpakete relevant ist, die aber nur mit einem kleinen Mikroprozessor ausgestattet sind, den großen Vorteil, dass diese bestimmten Datenpakete verzögert auf den Datenbus gelegt werden. The control device according to the invention can, like a further embodiment shows comprise a first storage unit. In this first storage unit is the Predeterminable time period can be stored and the storage unit thus acts with the first Address unit together that depends on the first address unit recognized address of the data bus access of the data packet to be sent in this way it is delayable that between the last data packet transmitted on the data bus and the data bus access of the data packet to be sent, at least the first predeterminable time period. This has, especially with peripheral units, for the whole certain data packets is relevant, but only with a small microprocessor are equipped with the great advantage that these specific data packets are delayed be placed on the data bus.
In einem weiteren Ausführungsbeispiel umfasst die erfindungsgemäße Steuervorrichtung eine weitere Adresseinheit, mit der die Adresse des letzten auf dem Datenbus übertragenen Datenpakets erkennbar ist. Diese zweite Adresseinheit führt, analog der ersten Adresseinheit, einen Vergleich der erkannten Adresse mit einer in ihr gespeicherten zweiten Vergleichsadresse durch. Dies eröffnet die Möglichkeit, dass das zu sendende Datenpaket nur dann verzögert wird, wenn die Adresse des zu sendenden Datenpakets und die Adresse des zuletzt übertragenen Datenpakets in einem Adressbereich liegen, für den eine Verzögerung gewünscht wird. In a further embodiment, the invention comprises Control device another address unit with which the address of the last on the data bus transmitted data packet is recognizable. This second address unit performs, analogously the first address unit, a comparison of the recognized address with one in it stored second comparison address. This opens up the possibility that the data packet to be sent is only delayed if the address of the sending data packet and the address of the last transmitted data packet in an address range for which a delay is desired.
Darüber hinaus umfasst ein weiteres Ausführungsbeispiel der erfindungsgemäßen Steuervorrichtung eine zweite Speichereinheit in der eine zweite vorgebbare Zeitdauer speicherbar ist. Diese zweite Speichereinheit wirkt so mit der zweiten Adresseinheit zusammen, dass abhängig von der, von der zweiten Adresseinheit erkannten Adresse der Datenbuszugang des zu sendenden Datenpakets derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang zu sendenden Datenpakets zumindest die zweite vorgebbare Zeitdauer liegt. Dies erhöht die Flexibilität mit der ein Datenbus angesprochen werden kann. In addition, another embodiment of the invention Control device a second memory unit in which a second predetermined Period is storable. This second storage unit thus interacts with the second Address unit together that depends on the recognized by the second address unit Address of the data bus access of the data packet to be sent can be delayed in such a way that between the last data packet transmitted on the data bus and the At least the second predeterminable data packet to be sent for data bus access Time period. This increases the flexibility with which a data bus can be addressed can.
In einem weiteren Ausführungsbeispiel der erfindungsgemäßen Steuervorrichtung werden in den Adresseinheiten nicht nur einzelne Vergleichsadressen, sondern Adressbereiche abgespeichert. Dadurch kann eine sehr individuell auf die verschiedenen Peripherieeinheiten zugeschnittene Datenpaketübertragungsmanipulation erreicht werden. In a further exemplary embodiment of the control device according to the invention are not only individual comparison addresses in the address units, but Address ranges saved. This allows a very individual on the Data packet transmission manipulation tailored to different peripheral units can be achieved.
Die erfindungsgemäße Steuervorrichtung kann auch, wie ein weiteres vorteilhaftes Ausführungsbeispiel zeigt, so ausgeführt sein, dass die erste und die zweite Speichereinheit als eine Speichereinheit ausgebildet sind und/oder die erste und die zweite Adresseinheit als eine Adresseinheit ausgebildet sind. Dadurch kann eine besonders kostengünstige Variante hergestellt werden. The control device according to the invention can also, like another advantageous one Embodiment shows to be designed so that the first and the second Storage unit are designed as a storage unit and / or the first and the second address unit are designed as an address unit. This can cause a particularly inexpensive variant can be produced.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Datenübertragungssystems mit mindestens zwei Peripherieeinheiten, die jeweils eine Steuervorrichtung und einen Mikroprozessor mit zugehöriger Mikroprozessorleistung umfassen, sind die Steuervorrichtungen so ausgelegt, dass der Datenbuszugang des zu sendenden Datenpakets abhängig von der Mikroprozessorleistung des zweiten Mikroprozessors, also des Empfangsprozessors, derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang des zu sendenden Datenpakets eine vorgebbare Zeitdauer liegt. Dies hat den Vorteil, dass auch langsame Mikroprozessoren verwendet werden können. Dadurch können in eine Vielzahl von Peripherieeinheiten, wie beispielsweise Fensterheber oder Temperatursensor langsamere und damit kostengünstige Mikroprozessoren eingebaut werden, ohne dass die Funktionsfähigkeit der Mikroprozessoren durch eine zu große Interruptbelastung beeinträchtigt wird. In an advantageous embodiment of the invention Data transmission system with at least two peripheral units, each having a control device and comprise a microprocessor with associated microprocessor power the control devices are designed so that the data bus access of the to be sent Data packets depending on the microprocessor performance of the second microprocessor, ie the receiving processor, is so delayed that between the last on the data packet transmitted to the data bus and the data bus access to the sending data packet is a predetermined period of time. This has the advantage of that too slow microprocessors can be used. This allows you to Variety of peripheral units, such as window regulators or Temperature sensor slower and therefore inexpensive microprocessors are installed, without the functionality of the microprocessors being too large Interrupt load is impaired.
In einem weiteren Ausführungsbeispiel des erfindungsgemäßen Datenübertragungssystems wird der Datenbuszugang eines Datenpakets mit erster Adresse abhängig von dem Datenbusdurchgang des zuletzt übertragenen Datenpakets verzögert. Dadurch kann die Steuervorrichtung individuell entscheiden, ob das Datenpaket verzögert werden muss. Ist beispielsweise das Datenpaket, das gerade auf dem Datenbus übertragen worden ist, für die gleiche Peripherieeinheit bestimmt wie das Datenpaket, was auf den Datenbus gelegt werden soll, kann eine Verzögerung sinnvoll sein. Ist das Datenpaket aber nicht für die gleiche Peripherieeinheit bestimmt, oder für eine Peripherieeinheit mit besonders schnellem Mikroprozessor bestimmt, kann der Datenbuszugang ohne Verzögerung erfolgen. In a further embodiment of the invention Data transmission system, the data bus access of a data packet with the first address is dependent delayed by the data bus passage of the data packet last transmitted. As a result, the control device can individually decide whether the data packet has to be delayed. For example, is the data packet that is currently on the data bus for the same peripheral as that Data packet, what should be put on the data bus, a delay may be useful. If the data packet is not intended for the same peripheral unit, or for determines a peripheral unit with a particularly fast microprocessor, the Data bus access without delay.
Weitere Einzelheiten, Vorteile und Merkmale der Erfindung ergeben sich aus den folgenden, in den Figuren dargestellten Ausführungsbeispielen. Further details, advantages and features of the invention result from the following embodiments shown in the figures.
Es zeigen: Show it:
Fig. 1 eine schematische Darstellung der prinzipiellen Funktionsweise der erfindungsgemäßen Steuervorrichtung; Figure 1 is a schematic representation of the basic operation of the control device according to the invention.
Fig. 2 eine schematische Darstellung eines ersten Ausführungsbeispiels des erfindungsgemäßen Datenübertragungssystems; Fig. 2 is a schematic representation of a first embodiment of the data transmission system according to the invention;
Fig. 3 eine schematische Darstellung eines zweiten Ausführungsbeispiels des erfindungsgemäßen Datenübertragungssystems; und Fig. 3 is a schematic representation of a second embodiment of the data transmission system according to the invention; and
Fig. 4 ein Flussdiagramm eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens. Fig. 4 is a flow diagram of another embodiment of the method according to the invention.
Im Folgenden werden für gleiche oder gleichartige Elemente gleiche Bezugszeichen verwendet. In the following, the same reference symbols are used for identical or similar elements used.
Fig. 1 zeigt schematisch die prinzipielle Funktionsweise der erfindungsgemäßen Steuervorrichtung. Dargestellt sind vier verschiedene Zeitpunkte T1, T2, T3, T4 eines Datenbuszugriffvorgangs eines Datenpakets auf einen Datenbus. Der Zeitstrahl 4 stellt den zeitlichen Verlauf der Datenpakete auf einem Datenbus dar. Zum ersten Zeitpunkt T1 versucht ein Mikroprozessor 2 ein Datenpaket mit der Adresse A1077 auf den Datenbus zu legen. Dabei wird festgestellt, dass der Datenbus im Moment nicht frei ist. Dies ist gekennzeichnet durch die vier Datenpakete mit den Adressen A97, A1713, A857 und A1310. Zwischen den einzelnen Datenpaketen liegt mindestens der Abstand I, wobei jedes Datenpaket die zeitliche Länge II aufweist. Fig. 1 shows schematically the principle of operation of the control device according to the invention. Four different times T 1 , T 2 , T 3 , T 4 of a data bus access process of a data packet to a data bus are shown. The timeline 4 represents the temporal course of the data packets on a data bus. At the first time T 1 , a microprocessor 2 tries to place a data packet with the address A1077 on the data bus. It is determined that the data bus is not currently free. This is characterized by the four data packets with the addresses A97, A1713, A857 and A1310. There is at least the distance I between the individual data packets, each data packet having the time length II.
Da zwischen den Datenpaketen mit den Adressen A97, A1713, A857 und A1310 aber kein so großer zeitlicher Abstand liegt, dass das Datenpaket mit der Adresse A1077 auf dem Datenbus übertragen werden könnte, ist der Datenbus nicht frei ist und das Datenpaket A1077 kann nicht auf den Datenbus gelegt werden. Erst zu einem Zeitpunkt T kann der Datenbus wieder mit einem Datenpaket bestückt werden. Zu einem Zeitpunkt T2 ist nach dem letzten Datenpaket die Mindestzeit I vergangen, die zwischen zwei Datenpaketen liegen muss. Das bedeutet, dass der Datenbus wieder mit einem Datenpaket beladen werden kann. Würden aber das zu sendende Datenpaket A1077 und das zuletzt gesendete Datenpaket A1310 von einem Mikroprozessor mit geringer Mikroprozessorleistung empfangen werden, würde es aufgrund der zu schnell aufeinanderfolgenden Interrupts zu einem Datenverlust des Datenpakets A1077 bei dem empfangenden Mikroprozessor kommen, da der Mikroprozessor bei Empfang des Interrupts für das Datenpaket A1077 noch mit der Verarbeitung des Interrupts von Datenpaket A1310 beschäftigt ist und dadurch den Interrupt nicht erfassen würde. Deshalb verzögert die erfindungsgemäße Steuervorrichtung den Datenpaketszugang des Datenpakets A1077 um eine gewisse Zeit III. Erst nach Ablauf dieser Zeit III, dargestellt in Zeitpunkt T3, erhält das Datenpaket A1077 den Zugang zum Datenbus. Zeitpunkt T4 zeigt das Datenpaket auf dem Datenbus, welches einen größeren zeitlichen Abstand IV zu A1310 aufweist, als er beispielsweise zwischen A1713 und A857 vorhanden ist. However, since there is not such a large interval between the data packets with the addresses A97, A1713, A857 and A1310 that the data packet with the address A1077 could be transmitted on the data bus, the data bus is not free and the data packet A1077 cannot access the Data bus. Only at a time T can the data bus be populated with a data packet again. At a time T 2 , the minimum time I that must lie between two data packets has passed after the last data packet. This means that the data bus can be loaded with a data packet again. If, however, the data packet A1077 to be sent and the data packet A1310 last sent were received by a microprocessor with low microprocessor performance, the data packet A1077 would be lost by the receiving microprocessor due to the interrupts being too rapid in succession, since the microprocessor receives the interrupt for data packet A1077 is still processing the interrupt of data packet A1310 and would not therefore detect the interrupt. Therefore, the control device according to the invention delays the data packet access of the data packet A1077 by a certain time III. Only after this time III, shown in time T 3 , does the data packet A1077 receive access to the data bus. Time T 4 shows the data packet on the data bus, which has a greater time interval IV from A1310 than is present, for example, between A1713 and A857.
Fasst man nun alle Adressen von Datenpaketen, die für einen langsamen Mikroprozessor bestimmt sind, in Adressbereiche zusammen, eröffnen sich weiter Möglichkeiten der individuellen Zeitverzögerung. Der Datenbuszugang des Pakets A1077 kann beispielsweise auch nur aufgrund der Adresse A1077 um eine gewisse Zeit verzögert werden, ohne dass vorher ein Paket aus dem gleichen Adressbereich auf den Datenbus übertragen wurde. Ebenfalls denkbar ist, dass der Datenbuszugang des Paketes A1077 unabhängig davon, dass die Adresse des Datenpakets A1077 in den Adressbereich fällt verzögert wird, sondern nur deshalb, weil das letzte auf den Datenbus 50 übertragene Paket in den Adressbereich gefallen ist. If all the addresses of data packets intended for a slow microprocessor are now grouped into address areas, further options for individual time delays open up. The data bus access of the packet A1077 can, for example, also be delayed for a certain time only on the basis of the address A1077, without a packet having previously been transmitted from the same address area to the data bus. It is also conceivable that the data bus access of the packet A1077 is delayed independently of the fact that the address of the data packet A1077 falls within the address range, but only because the last packet transmitted on the data bus 50 fell into the address range.
Fig. 2 zeigt eine schematische Darstellung eines ersten Ausführungsbeispiels des Datenübertragungssystems 80. Dabei soll das Datenübertragungssystem 80 am Beispiel von vier Peripherieeinheiten erklärt werden. Üblicherweise befinden sich in einem Fahrzeug jedoch bis zu achtzig solcher Peripherieeinheiten, wovon jede nicht nur vier oder sechs verschiedene Datenpakete, wie hier dargestellt, empfängt bzw. sendet, sondern ein Vielfaches davon. Fig. 2 weist vier Peripherieeinheiten 10, 20, 30, 40 auf, wobei jede Peripherieeinheit 10, 20, 30, 40 eine Sendeeinheit 12, 22, 32, 42, sowie eine Empfangseinheit 14, 24, 34, 44 umfasst, die von einem Mikroprozessor 16, 26, 36, 46 gesteuert werden. So sendet beispielsweise die Peripherieeinheit 10 die Datenpakete A56 und A112, während sie die Datenpakete A87, A512, A2001 und A1439 empfangen kann. Die Rechenleistung einer Peripherieeinheit 10, 20, 30, 40 ist über die Rechenleistung des zugehörigen Mikroprozessors 16, 26, 36, 46 bestimmt. Jedes Mal, wenn ein Datenpaket von der Peripherieeinheit 30 auf den Datenbus 50 gelegt werden soll, entsteht in den Mikroprozessoren 16, 26, 46 der jeweiligen Peripherieeinheit 10, 20, 40 ein Interrupt, der kurzfristig die gerade auszuführende Tätigkeit des Mikroprozessors 16, 26, 46 blockiert. Fig. 2 shows a schematic representation of a first embodiment of the data transmission system 80. The data transmission system 80 will be explained using the example of four peripheral units. Usually, however, there are up to eighty such peripheral units in a vehicle, each of which not only receives or sends four or six different data packets, as shown here, but a multiple thereof. Fig. 2, four peripheral units 10, 20, 30, 40, each peripheral unit 10, 20, 30, 40 a transmitter unit 12, 22, 32, 42, and a receiving unit 14, 24, 34, 44 comprises, by a Microprocessor 16 , 26 , 36 , 46 can be controlled. For example, the peripheral unit 10 sends the data packets A56 and A112 while it can receive the data packets A87, A512, A2001 and A1439. The computing power of a peripheral unit 10 , 20 , 30 , 40 is determined via the computing power of the associated microprocessor 16 , 26 , 36 , 46 . Every time a data packet is to be placed by the peripheral unit 30 on the data bus 50 , an interrupt is generated in the microprocessors 16 , 26 , 46 of the respective peripheral unit 10 , 20 , 40 , which briefly stops the activity of the microprocessor 16 , 26 , 46 blocked.
In dem hier dargestellten Ausführungsbeispiel besitzt die Peripherieeinheit 10 nur einen langsamen Mikroprozessor 16. Schematisch dargestellt ist dieses dadurch, dass die Peripherieeinheit 10 nur vier Datenpakete A87, A512, A2001, A1439 empfangen und zwei Datenpakete A56, A112 senden kann. Das bedeutet, dass der Mikroprozessor 16 in seiner Funktionsweise beeinträchtigt werden würde, wenn jedes Mal ein Interrupt seine gerade auszuführende Tätigkeit blockieren würde. Da jede Peripherieeinheit zusätzlich mit einem Akzeptanzfilter 18, 28, 38 und 48 ausgestattet ist, ist gewährleistet, dass der Mikroprozessor 16, 26, 36, 46 der Peripherieeinheit 10, 20, 30, 40 nur dann durch einen Interrupt belastet wird, wenn tatsächlich ein für diese Peripherieeinheit 10, 20, 30, 40 relevantes Datenpaket Zugang zu dem Datenbus 50 erhält. Dies bedeutet zum Beispiel, dass der Akzeptanzfilter 18 nur dann einen Interrupt im Mikroprozessor 16 verursacht, wenn ein Datenpaket A87, A512, A2001 oder A1439 Zugang zu dem Datenbus 50 erhält. In the exemplary embodiment shown here, the peripheral unit 10 has only a slow microprocessor 16 . This is shown schematically in that the peripheral unit 10 can only receive four data packets A87, A512, A2001, A1439 and send two data packets A56, A112. This means that the functioning of the microprocessor 16 would be impaired if every time an interrupt blocked its activity to be performed. Since each peripheral unit is additionally equipped with an acceptance filter 18 , 28 , 38 and 48 , it is ensured that the microprocessor 16 , 26 , 36 , 46 of the peripheral unit 10 , 20 , 30 , 40 is only loaded by an interrupt when an actually relevant data packet for this peripheral unit 10 , 20 , 30 , 40 receives access to the data bus 50 . This means, for example, that the acceptance filter 18 only causes an interrupt in the microprocessor 16 when a data packet A87, A512, A2001 or A1439 has access to the data bus 50 .
Zusätzlich gibt es in dem Datenübertragungssystem 80 eine Steuervorrichtung 100 und eine Steuervorrichtung 110, die zwischen der Peripherieeinheit 30 und dem Datenbus 50 bzw. der Peripherieeinheit 40 und dem Datenbus 50 angeordnet sind. Dies weist darauf hin, dass von der Peripherieeinheit 30 bzw. der Peripherieeinheit 40 Daten auf den Datenbus 50 gelegt werden, die von der Peripherieeinheit 10 empfangen werden. Dabei spricht die in der Steuervorrichtung 100 angeordnete erste Adresseinheit 102 auf Datenpakete mit den Adressen A2001 und A1439 an, während die in der Steuervorrichtung 110 angeordnete erste Adresseinheit 112 auf Datenpakete mit den Adressen A87 und A512 anspricht. Das bedeutet in diesem Fall, dass die Datenpakete A2001 und A1439 von der Steuervorrichtung 100, die Datenpakete A87 und A512 von der Steuervorrichtung 110 falls nötig um eine gewisse Zeit verzögert werden. Zusätzlich sprechen die Steuervorrichtungen 100, 110 auf Datenpakete an, die auf den Datenbus 50 gelegt werden. Dazu sind zweite Adresseinheiten 104,114 in den Steuervorrichtungen 100, 110 vorgesehen. In dem hier besprochenen Ausführungsbeispiel ist in der zweiten Adresseinheit 104 der Steuervorrichtung 100 die Adresse A87 und die Adresse A512 gespeichert. Stellt beispielsweise die Steuervorrichtung 100 fest, dass das zuletzt auf dem Datenbus 50 übertragene Datenpaket eine Adresse A87 oder die Adresse A512 hat, verzögert die Steuervorrichtung 100 den Datenbuszugang eines Datenpakets mit der Adresse A1439 oder A2001 derart, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem zu sendenden Datenpaket mindestens eine in der Steuereinheit 100 gespeicherte Zeitdauer liegt. Analog verzögert die Steuervorrichtung 110 aufgrund der Adresseinheit 114 den Datenbuszugang von Datenpaketen mit den Adressen A87 bzw. A512. Alle anderen Datenpakete erhalten jedoch uneingeschränkten Zugang zum Datenbus. In addition, there is a control device 100 and a control device 110 in the data transmission system 80 , which are arranged between the peripheral unit 30 and the data bus 50 or the peripheral unit 40 and the data bus 50 . This indicates that the peripheral unit 30 or the peripheral unit 40 puts data on the data bus 50 that is received by the peripheral unit 10 . The arranged in the control device 100 first address unit 102 is responsive to data packets with the addresses A2001 and A1439, while the arranged in the control device 110 first address unit 112 is responsive to data packets with the addresses A87 and A512. In this case, this means that the data packets A2001 and A1439 from the control device 100 , the data packets A87 and A512 from the control device 110 are delayed for a certain time if necessary. In addition, the control devices 100 , 110 respond to data packets that are placed on the data bus 50 . For this purpose, second address units 104 , 114 are provided in the control devices 100 , 110 . In the exemplary embodiment discussed here, address A87 and address A512 are stored in second address unit 104 of control device 100 . For example, if the control device 100 determines that the data packet last transmitted on the data bus 50 has an address A87 or the address A512, the control device 100 delays the data bus access of a data packet with the address A1439 or A2001 such that between the last data packet transmitted on the data bus and the data packet to be sent is at least one time period stored in the control unit 100 . Analogously, the control device 110 delays the data bus access of data packets with the addresses A87 or A512 on the basis of the address unit 114 . However, all other data packets have unrestricted access to the data bus.
In Fig. 3 ist schematisch ein zweites Ausführungsbeispiel des erfindungsgemäßen Datenübertragungssystems 80 dargestellt. In diesem Beispiel sind alle Datenpakete, die keine hohe Priorität haben, im Adressbereich zwischen A1024 und A2031 angeordnet. Dabei sind die Peripherieeinheiten 210 bis 320 in drei Bereiche geteilt, die jeweils durch A, B, C gekennzeichnet sind. FIG. 3 schematically shows a second exemplary embodiment of the data transmission system 80 according to the invention. In this example, all data packets that do not have a high priority are arranged in the address area between A1024 and A2031. The peripheral units 210 to 320 are divided into three areas, each of which is identified by A, B, C.
Die Peripherieeinheiten 210 bis 240 des Bereichs A sind jeweils mit Mikroprozessoren ausgestattet, die keine besonders schnelle Rechenleistung aufweisen. Weiterhin angeordnet im Bereich A ist eine Steuervorrichtung 500. Der Bereich A ist so ausgelegt, dass die darin angeordneten Peripherieeinheiten 210 bis 240 nur Datenpakete empfangen, die mit einer Adresse im Bereich zwischen A1024 und A2031 ausgestattet sind. Die zu sendenden Datenpakete allerdings können eine beliebige Adresse aufweisen. The peripheral units 210 to 240 of area A are each equipped with microprocessors that do not have particularly fast computing power. A control device 500 is also arranged in area A. The area A is designed such that the peripheral units 210 to 240 arranged therein only receive data packets that are equipped with an address in the area between A1024 and A2031. However, the data packets to be sent can have any address.
Der Bereich B umfasst die Peripherieeinheiten 250 bis 280, sowie ebenfalls eine Steuervorrichtung 510. Alle in diesem Bereich angeordneten Peripherieeinheiten sind mit einem Mikroprozessor ausgestattet, dessen Rechenleistung um einiges höher liegt, als die Rechenleistung der Mikroprozessoren im Bereich A. In diesem Bereich B sind an die Adressen der zu sendenden Datenpakete, sowie an die Adressen der zu empfangenden Datenpakete keine Anforderungen gestellt. The area B comprises the peripheral units 250 to 280 and also a control device 510 . All peripheral units arranged in this area are equipped with a microprocessor, the computing power of which is considerably higher than the computing power of the microprocessors in area A. In area B there are no addresses for the data packets to be sent or addresses for the data packets to be received Requirements.
Im Bereich C sind die Peripherieeinheiten 290 bis 320 angeordnet, die jeweils über einen schnellen Mikroprozessor verfügen. Im Gegensatz zum Bereich B senden diese Peripherieeinheiten jedoch nur Datenpakete im Adressbereich zwischen A0 und A1023. Deshalb ist keine zusätzliche Steuervorrichtung für den Bereich C nötig. Peripheral units 290 to 320 are arranged in area C, each of which has a fast microprocessor. In contrast to area B, these peripheral units only send data packets in the address area between A0 and A1023. Therefore, no additional control device for the area C is necessary.
Dies erklärt sich dadurch, dass nur für den Bereich A eine zusätzliche Verzögerung eingeplant werden muß. Da aber der Bereich A sich auf einen Adressbereich zwischen A1024 und A2031 beschränkt, müssen Peripherieeinheiten, die ausschließlich im Adressbereich zwischen A0 und A1023 senden darauf keine Rücksicht nehmen. Im Gegensatz zu den Peripherieeinheiten, die im Bereich C angeordnet sind, müssen die Datenpakete der Peripherieeinheiten im Bereich B verzögerbar sein, da die Peripherieeinheiten 250 bis 280 Datenpakete mit allen möglichen Adressen senden können. Dabei ist die Steuervorrichtung 510 des Bereichs B so ausgelegt, dass mit ihrer Hilfe Datenpakete im Adressbereich zwischen A1024 und A2031 bis zum Erreichen mindestens einer vorgebbaren Zeit verzögert werden können. Gleiches gilt für die Steuervorrichtung 500. Darüber hinaus können die Steuervorrichtungen 500 und 510 feststellen, ob ein zuletzt auf den Datenbus 50 übertragenes Datenpaket in den Adressbereich zwischen A1024 und A2031 gefallen ist. Wird die vorgebbare Zeitdauer im Adressbereich zwischen A1024 und A2031 auf beispielsweise 1,5 ms festgelegt und der Datenbus 50 entspricht einem CAN-Bus mit 500 kbit/s, so folgt daraus, dass der Datenbus aufgrund der erfindungsgemäßen Steuervorrichtung im Adressbereich zwischen A0 und A1023 einem Datenbus mit 500 kbit/s entspricht, während er im Adressbereich zwischen A1024 und A2031 einem Datenbus mit 100 kbit/s bezogen auf die Interruptlast des Mikroprozessors entspricht. Dadurch ist gewährleistet, dass Mikroprozessoren, die im Bereich I angeordnet sind, keine so hohe Rechenleistung erbringen müssen, wie Mikroprozessoren im Bereich B oder C. Darüber hinaus ist aber ein schneller Datenbuszugang und eine schnelle Datenpaketübertragung der Peripherieeinheiten 290 bis 320 aus Bereich C grundsätzlich gewährleistet. This is explained by the fact that an additional delay only has to be planned for area A. However, since area A is limited to an address area between A1024 and A2031, peripheral units that only send in the address area between A0 and A1023 do not have to take this into account. In contrast to the peripheral units which are arranged in area C, the data packets of the peripheral units must be delayable in area B, since the peripheral units can send 250 to 280 data packets with all possible addresses. The control device 510 of area B is designed such that it can be used to delay data packets in the address area between A1024 and A2031 until at least one predefinable time has been reached. The same applies to the control device 500 . In addition, the control devices 500 and 510 can determine whether a data packet last transmitted on the data bus 50 has fallen into the address range between A1024 and A2031. If the predeterminable period of time in the address area between A1024 and A2031 is set to, for example, 1.5 ms and the data bus 50 corresponds to a CAN bus with 500 kbit / s, it follows that the data bus is one in the address area between A0 and A1023 due to the control device according to the invention Data bus with 500 kbit / s corresponds, while in the address area between A1024 and A2031 it corresponds to a data bus with 100 kbit / s related to the interrupt load of the microprocessor. This ensures that microprocessors arranged in area I do not have to provide as much computing power as microprocessors in area B or C. In addition, however, fast data bus access and fast data packet transmission of peripheral units 290 to 320 from area C are fundamentally guaranteed ,
Fig. 4 beschreibt ein Flussdiagramm eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens. In einem ersten Schritt 710 wird von einer Peripherieeinheit festgestellt, ob das Datenübertragungssystem 80 frei (idle) ist und ein Datenpaketszugang möglich ist. Ist dies nicht der Fall, wartet das Datenübertragungssystem 80 so lange, bis das Datenübertragungssystem 80 frei ist. Ist der Datenbus frei, wird in einem zweiten Schritt 720 überprüft, ob die Adresse des auf den Datenbus zu legenden Datenpakets einer ersten Vergleichsadresse entspricht. In diesem Fall könnte es sich dabei um eine Adresse im Adressbereich zwischen A1024 und A2031 handeln. Liegt die Adresse des Datenpakets nicht in diesem Adressbereich, ist der Datenbuszugang ohne weitere Maßnahmen möglich. Liegt jedoch die Adresse des Datenpakets in diesem Adressbereich, wird in einem dritten Schritt 730 die Adresse des zuletzt auf den Datenbus übertragenen Datenpakets überprüft. Liegt die Adresse des zuletzt übertragenen Datenpakets nicht in dem Adressbereich zwischen A1024 und A2031 ist ebenfalls ein problemloser Datenbuszugang möglich. Ist allerdings das Datenpaket mit einer Adresse ausgestattet, die im Adressbereich zwischen A1024 und A2031 liegt, wird der Datenbuszugang derart verzögert bis eine vorgebbare Zeitdauer zwischen dem zuletzt auf dem Datenbus übertragenen und dem zu sendenden Datenpaket liegt. In Schritt 740 ist die vorgebbare Zeitdauer auf 1,5 ms festgelegt. Ist danach immer noch der Datenbuszugang grundsätzlich gewährleistet, weil der Datenbus frei ist - Schritt 750 -, wird das Datenpaket in einem Schritt 760 auf den Datenbus gelegt. Ist der Datenbus nicht frei, wird wieder zu Schritt 710 zurückgekehrt. Fig. 4 is a flowchart describing a further embodiment of the inventive method. In a first step 710 , a peripheral unit determines whether the data transmission system 80 is idle and whether data packet access is possible. If this is not the case, the data transmission system 80 waits until the data transmission system 80 is free. If the data bus is free, it is checked in a second step 720 whether the address of the data packet to be placed on the data bus corresponds to a first comparison address. In this case it could be an address in the address range between A1024 and A2031. If the address of the data packet is not in this address range, data bus access is possible without further measures. However, if the address of the data packet lies in this address area, the address of the data packet last transmitted to the data bus is checked in a third step 730 . If the address of the data packet last transmitted is not in the address range between A1024 and A2031, problem-free data bus access is also possible. However, if the data packet is equipped with an address that lies in the address range between A1024 and A2031, the data bus access is delayed until there is a predefinable period of time between the last data packet transmitted on the data bus and the data packet to be sent. In step 740 , the predeterminable time period is set to 1.5 ms. If the data bus access is still fundamentally guaranteed afterwards because the data bus is free - step 750 - the data packet is placed on the data bus in a step 760 . If the data bus is not free, the process returns to step 710 .
Claims (15)
mindestens einer Steuervorrichtung (100; 110) zur Steuerung eines Datenbuszugangs eines Datenpakets nach einem der Ansprüche 1 bis 9;
mindestens einem Datenbus (50) zur Übertragung einer Vielzahl von Datenpaketen, wobei jedes Datenpaket mit einer Adresse zur Identifizierung des Datenpakets ausgestattet ist;
einer ersten Peripherieeinheit (10; 20; 30; 40) mit einem ersten Mikroprozessor (16; 26; 36; 46) mit zugehöriger Mikroprozessorleistung zum Übertragen mindestens eines Datenpakets mit einer ersten Adresse;
dadurch gekennzeichnet, dass
die Steuervorrichtung (100; 110) so mit der Peripherieeinheit (10; 20; 30; 40) und dem Datenbus (50) zusammenwirkt, dass der Datenbuszugang des Datenpakets mit der ersten Adresse abhängig von dem letzten Durchgang eines Datenpakets auf dem Datenbus (50) derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang des Datenpakets mit der ersten Adresse eine vorgebbare Zeitdauer liegt. 9. Data transmission system ( 80 ) for transmitting a data packet in a vehicle
at least one control device ( 100 ; 110 ) for controlling a data bus access of a data packet according to one of claims 1 to 9;
at least one data bus ( 50 ) for transmitting a plurality of data packets, each data packet being equipped with an address for identifying the data packet;
a first peripheral unit ( 10 ; 20 ; 30 ; 40 ) with a first microprocessor ( 16 ; 26 ; 36 ; 46 ) with associated microprocessor power for transmitting at least one data packet with a first address;
characterized in that
the control device ( 100 ; 110 ) interacts with the peripheral unit ( 10 ; 20 ; 30 ; 40 ) and the data bus ( 50 ) in such a way that the data bus access of the data packet with the first address depends on the last passage of a data packet on the data bus ( 50 ) can be delayed in such a way that a predefinable period of time lies between the last data packet transmitted on the data bus and the data bus access of the data packet with the first address.
das Datenübertragungssystem (80) eine zweite Peripherieeinheit (10; 20; 30; 40) mit einem zweiten Mikroprozessor (16; 26; 36; 46) mit zugehöriger Mikroprozessorleistung zum Übertragen mindestens eines weiteren Datenpakets und zum Empfangen mindestens des Datenpakets mit erster Adresse umfasst; und
die Steuervorrichtung (100; 110) so mit dem Datenbus (50) und der ersten Peripherieeinheit (10; 20; 30; 40) zusammenwirkt, dass der Datenbuszugang des Datenpakets mit der ersten Adresse abhängig von der Mikroprozessorleistung des zweiten Mikroprozessors (16; 26; 36; 46) derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket und dem Datenbuszugang des Datenpakets mit der erster Adresse eine vorgebbare Zeitdauer liegt. 10. Data transmission system ( 80 ) according to claim 9, characterized in that
the data transmission system ( 80 ) comprises a second peripheral unit ( 10 ; 20 ; 30 ; 40 ) with a second microprocessor ( 16 ; 26 ; 36 ; 46 ) with associated microprocessor power for transmitting at least one further data packet and for receiving at least the data packet with the first address; and
the control device ( 100 ; 110 ) cooperates with the data bus ( 50 ) and the first peripheral unit ( 10 ; 20 ; 30 ; 40 ) in such a way that the data bus access of the data packet with the first address depends on the microprocessor performance of the second microprocessor ( 16 ; 26 ; 36 ; 46 ) can be delayed such that there is a predefinable period of time between the last data packet transmitted on the data bus and the data bus access of the data packet with the first address.
die zweite Peripherieeinheit (10; 20; 30; 40) zusätzlich so ausgelegt ist, ein Datenpaket mit zweiter Adresse zu empfangen; und
die Steuervorrichtung (100; 110) so mit dem Datenbus (50) und der ersten Peripherieeinheit (10; 20; 30; 40) zusammenwirkt, dass der Datenbuszugang des Datenpakets mit der ersten Adresse abhängig von dem letzten Durchgang des Datenpakets mit der zweiten Adresse auf dem Datenbus (50) derart verzögerbar ist, dass zwischen dem letzten auf dem Datenbus übertragenen Datenpaket mit zweiter Adresse und dem Datenbuszugang des Datenpakets mit der ersten Adresse eine vorgebbare Zeitdauer liegt. 11. Data transmission system ( 80 ) according to claim 9 or 10, characterized in that
the second peripheral unit ( 10 ; 20 ; 30 ; 40 ) is additionally designed to receive a data packet with a second address; and
the control device ( 100 ; 110 ) interacts with the data bus ( 50 ) and the first peripheral unit ( 10 ; 20 ; 30 ; 40 ) such that the data bus access of the data packet with the first address is dependent on the last pass of the data packet with the second address the data bus ( 50 ) can be delayed in such a way that a predeterminable time period lies between the last data packet with a second address transmitted on the data bus and the data bus access of the data packet with the first address.
Übereinstimmung der Adresse des zu sendenden Datenpakets mit der ersten Vergleichsadresse. 14. The method according to claim 13, comprising between step c) and step d) the following further step:
Match the address of the data packet to be sent with the first comparison address.
wobei Schritt cc) zusätzlich umfasst
Vergleichen der Adresse eines zuletzt auf dem Datenbus (50) übertragenen Datenpakets mit einer in einer zweiten Adresseinheit der Steuervorrichtung (100; 110) gespeicherten Vergleichsadresse; und
Schritt d) ausgeführt wird bei Übereinstimmung der Adresse des zuletzt auf dem Datenbus (50) übertragenen Datenpakets mit der zweiten Vergleichsadresse. 15. The method according to claim 13 or 14,
wherein step cc) additionally comprises
Comparing the address of a data packet last transmitted on the data bus ( 50 ) with a comparison address stored in a second address unit of the control device ( 100 ; 110 ); and
Step d) is carried out if the address of the data packet last transmitted on the data bus ( 50 ) matches the second comparison address.
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