DE10146084A1

DE10146084A1 - Rapid writing of data pattern into memory e.g. DRAM of integrated circuit, by writing in first word-line, and disabling reset of corresponding sense amplifier

Info

Publication number: DE10146084A1
Application number: DE2001146084
Authority: DE
Inventors: Alan Morgan; Helmut Fischer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2003-04-24
Anticipated expiration: 2021-09-20
Also published as: DE10146084B4

Abstract

The data pattern is written along a first word-line (WL) of a first cell-field segment. Reset of the corresponding sense amplifier is prevented. The next word-line is activated, and the data pattern is copied into the memory cells of the next word-line. These steps are repeated until the data pattern has been copied into the memory cells of the last word-line. The process may be repeated for the next cell-field segment. An Independent claim is also included for a memory circuit for performing the method.

Description

Die Erfindung geht aus von einem Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in eine als Speicherbaustein ausgebildete integrierte Schaltung beziehungsweise von einer Speicherschaltung nach der Gattung der nebengeordneten Ansprüche 1 und 7. Bei integrierten Schaltungen (Chips), die auf einem Halbleiterwafer (Wafer) angeordnet sind, stellt sich häufig das Problem, dass die einzelnen Chips mit umfangreichen Testverfahren geprüft werden müssen. Dabei werden beispielsweise einfache Datenmuster oder Bitmuster entlang einer Wortleitung in die einzelnen Speicherzellen geschrieben und anschließend wieder ausgelesen. Bei den heutigen komplexen Speicherbausteinen, wie sie beispielsweise bei Speicherbausteinen wie DRAMs vorzufinden sind, ist der Zeitaufwand zum Testen aller Speicherzellen eines Chips recht groß und stellt somit in der Fertigung der Chips einen erheblichen Kostenfaktor dar. The invention is based on a method for rapid Writing a given data pattern into an as Memory chip trained integrated circuit or from a memory circuit according to the genus independent claims 1 and 7. In integrated circuits (Chips) arranged on a semiconductor wafer (wafer) are often the problem that the individual Chips with extensive test procedures must be checked. For example, simple data patterns or Bit patterns along a word line in the individual memory cells written and then read again. Both today's complex memory chips, such as those can be found in memory chips such as DRAMs Time required to test all the memory cells on a chip large and thus represents one in the manufacture of the chips represents a significant cost factor.

Bei den bekannten Verfahren wird zum Beispiel beim Frontend Test das vorgegebene Datenmuster zunächst entlang einer ersten Wortleitung über entsprechende Sense Amplifier in die angeschlossenen Speicherzellen eines Zellenfeld-Segmentes geschrieben, wobei die Sense Amplifier am Ende von Bitleitungspaaren angeordnet sind. Die Bitleitungspaare sind über einen y-Adressraum entsprechend ansprechbar. Nach dem Schreiben des Datenmusters in die Speicherzellen entlang der ersten Wortleitung wird der Sense Amplifier zurückgesetzt und die Wortleitung deaktiviert. Danach wird die nächste Wortleitung aktiviert und der Vorgang wiederholt sich für alle weiteren Wortleitungen. Dadurch müssen für jede Wortleitung alle Bitleitungen innerhalb ihres y-Adressraumes komplett durchgezählt werden, was einen entsprechend hohen Zeitaufwand erfordert. In the known methods, for example, the front end First test the specified data pattern along a first word line via appropriate sense amplifier into the connected memory cells of a cell field segment with the sense amplifier at the end of Bit line pairs are arranged. The bit line pairs are over one y address space can be addressed accordingly. After writing the Data pattern in the memory cells along the first Word line, the sense amplifier is reset and the Word line deactivated. After that, the next word line activated and the process is repeated for all others Word lines. As a result, everyone has to for each word line Bit lines complete within their y address space be counted, which is a correspondingly high expenditure of time requires.

Das erfindungsgemäße Verfahren zum schnellen Schreiben eines vorgegebenen Datenmusters in eine als Speicherbaustein ausgebildete integrierte Schaltung beziehungsweise die Speicherschaltung mit den kennzeichnenden Merkmalen der nebengeordneten Ansprüche 1 und 7 hat demgegenüber den Vorteil, dass insbesondere durch das Unterdrücken des Zurücksetzens des zugeordneten Sense Amplifiers der Schreibvorgang sehr viel schneller abläuft, da das vorgegebene Datenmuster auf der zugeordneten Wortleitung erhalten bleibt und in alle zugeordnete Speicherzellen eines Zellenfeld-Segmentes gleichzeitig kopiert wird. Dadurch wird in vorteilhafter Weise beispielsweise beim Testen eines Wafers, auf dem sehr viele Speicherbausteine angeordnet sind, die Testzeit insgesamt erheblich verkürzt und damit der Kostenaufwand bei der Chipherstellung deutlich reduziert. Als besonders vorteilhaft wird dabei angesehen, dass trotzdem alle Speicherzellen des Speicherbausteins auf ihre Funktion hin getestet werden können, so dass eine hohe Zuverlässigkeit für die geprüften Bausteine erzielt wird. Natürlich kann dieses Verfahren auch vorteilhaft an Geräten angewendet werden, die solche Speicherbausteine beinhalten. Dies könnten beispielsweise Video-RAMs sein, bei denen häufig große Speicherbereiche schnell mit sich wiederholenden Datenmustern belegt werden müssen. The inventive method for fast writing a predefined data pattern into a memory module trained integrated circuit or the Memory circuit with the characteristic features of the secondary claims 1 and 7 has the advantage that especially by suppressing the reset of the associated sense amplifiers the write process very much runs faster because the specified data pattern on the assigned word line is retained and in all allocated memory cells of a cell field segment simultaneously is copied. This is advantageous for example when testing a wafer on which a great many Memory chips are arranged, the overall test time is considerable shortens and thus the cost of chip manufacturing significantly reduced. It is particularly advantageous viewed that all the memory cells of the Memory module can be tested for their function, so that achieved a high level of reliability for the tested modules becomes. Of course, this method can also be beneficial Applied devices that have such memory chips include. For example, this could be video RAMs at which often have large storage areas with them repeated data patterns must be documented.

Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 7 angegebenen Verfahrens beziehungsweise der Speicherschaltung gegeben. Als besonders vorteilhaft wird dabei angesehen, dass die Unterdrückung des Zurücksetzens des zugeordneten Sense Amplifiers sowie die Aktivierung der nächsten Wortleitung so oft wiederholt werden, bis das Datenmuster in die Speicherzellen der letzten Wortleitung kopiert wurde. Dadurch wird vorteilhaft erreicht, dass mit dem relativ einfachen Verfahren alle Speicherzellen eines Zellenfeld-Segmentes effektiv geprüft werden können. Through the measures listed in the dependent claims are advantageous developments and improvements of the in the independent claims 1 and 7 specified method or the memory circuit. As special it is considered advantageous that the suppression of the Resetting the assigned sense amplifier and the Activation of the next word line can be repeated as many times until the data pattern in the last memory cells Word line was copied. This advantageously achieves that with the relatively simple process all memory cells of a cell field segment can be checked effectively.

Als günstig wird weiterhin angesehen, dass auch bei den übrigen Zellenfeld-Segmenten dieser Vorgang wiederholt wird, so dass eine hundertprozentige Prüfung der Speicherzellen in einer verkürzten Zeitspanne möglich ist. It is also considered to be cheap that the other cell field segments this process is repeated, so that a hundred percent inspection of the memory cells in a shorter period of time is possible.

Um beispielsweise das Schreiben eines Datenmusters weiter zu beschleunigen wird als weitere günstige Lösung angesehen, dass die Adressen der Wortleitungen nach einem vorgegebenen Algorithmus inkrementiert werden. For example, to continue writing a data pattern speeding up is seen as another cheap solution, that the addresses of the word lines according to a given Algorithm can be incremented.

Als günstige Lösung wird auch angesehen, die Adressen beispielweise in Stufen von jeweils 2, 4 oder 8 usw. zu inkrementieren. Dadurch ist die Erzeugung komplexer Datenmuster möglich, die sonst nur schwer zu realisieren wären. Addresses are also considered a cheap solution for example in steps of 2, 4 or 8 etc. increment. This creates complex data patterns possible that would otherwise be difficult to achieve.

Weiterhin wird als alternative günstige Lösung angesehen, dass die Speicherschaltung zur Inkrementierung der Adressen für die Wortleitungen einen Multiplexer verwendet. Mit dem Multiplexer kann auf einfache Weise ein vorgegebener Algorithmus zum Hochschalten der Adressen eingestellt werden. Dieses kann beispielsweise hardwaremäßig oder durch entsprechende Programmierungen einfach durchgeführt werden. Furthermore, it is seen as an alternative cheap solution that the memory circuit for incrementing the addresses a multiplexer is used for the word lines. With the Multiplexer can easily be a given one Algorithm for switching up the addresses can be set. This can be done, for example, in terms of hardware or corresponding programming can be carried out easily.

Eine günstige alternative Lösung wird auch darin gesehen, dass ein Addierer oder auch alternativ ein Zähler vorgesehen sind, mit dem die Adressen der Wortleitungen inkrementiert werden. Addierer oder Zähler sind einfach auszuführende Schaltungskomponenten, die leicht in eine Speicherschaltung integriert werden können. A cheap alternative solution is also seen in that an adder or alternatively a counter is provided with which the addresses of the word lines are incremented become. Adders or counters are easy to do Circuit components that easily into a memory circuit can be integrated.

Eine günstige Anwendung der Erfindung wird in der Verwendung von DRAM-Speicherschaltungen angesehen, die durch einen Refresh-Zyklus dynamisch regeneriert werden. Hier sind alle erforderlichen Einheiten wie Sense Amplifier, Oszillatoren und Zähler usw. vorhanden, so dass keine größeren technischen Änderungen erforderlich sind. Insbesondere kann der bereits in der Speicherschaltung vorhandene Self-Refresh-Oszillator vorteilhaft für die Inkrementierung der Adressen der Wortleitungen genutzt werden. A convenient application of the invention is in use viewed by DRAM memory circuits by a Refresh cycle can be regenerated dynamically. Here are everyone required units such as sense amplifiers, oscillators and counters etc. available, so no major technical Changes are required. In particular, it can Self-refresh oscillator present in the memory circuit advantageous for incrementing the addresses of the Word lines are used.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren beziehungsweise eine Speicherschaltung anzugeben, mit der ein Datenmuster in Speicherzellen schneller geschrieben werden kann. Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 7 gelöst. The invention has for its object a method or to specify a memory circuit with which a Data patterns in memory cells can be written faster can. This task is carried out with the characteristics of independent claims 1 and 7 solved.

Zwei Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Two embodiments of the invention are in the drawing are shown and are described in the following description explained in more detail.

Fig. 1 zeigt in schematischer Darstellung die Anordnung eines Zellenfeldes eines Speicherbausteins, Fig. 1 shows the arrangement in a schematic illustration of a cell array of a memory device,

Fig. 2 zeigt in schematischer Darstellung eine Anordnung von Speicherzellen, Fig. 2 shows a schematic representation of an array of memory cells,

Fig. 3 zeigt ein erstes Ausführungsbeispiel der Erfindung und Fig. 3 shows a first embodiment of the invention and

Fig. 4 zeigt ein zweites Ausführungsbeispiel der Erfindung. Fig. 4 shows a second embodiment of the invention.

Zunächst wird anhand der Fig. 1 zum besseren Verständnis der Erfindung eine mögliche prinzipielle Anordnung von Speicherzellen in einem Zellenfeld 1 näher erläutert. Fig. 1 zeigt zunächst das Zellenfeld 1, das beispielsweise in 4 Quadranten 3 eingeteilt ist. In jedem Quadrant 3 sind in jeweils 4 Reihen und Spalten mit insgesamt 16 Zellenfeld-Segmenten 2 angeordnet. Je nach Ausführung der Speicherschaltung weist jedes Zellenfeld-Segment 2 eine Vielzahl von Speicherzellen 4 auf, wie anhand der Fig. 2 nachfolgend noch erläutert wird. Aus Übersichtlichkeitsgründen wurden die Zuleitungen wie Wortleitungen WL, Bitleitungen BL, Versorgungsleitungen, sowie Steuerungen, Generatoren, Address Counter usw. weggelassen. First, a possible basic arrangement of memory cells in a cell array 1 is explained in more detail with reference to FIG. 1 for a better understanding of the invention. Fig. 1 shows the first cell array 1, which is divided for example, into 4 quadrants. 3 In each quadrant 3 there are 4 rows and columns with a total of 16 cell field segments 2 . Depending on the design of the memory circuit, each cell field segment 2 has a multiplicity of memory cells 4 , as will be explained below with reference to FIG. 2. For reasons of clarity, the feed lines such as word lines WL, bit lines BL, supply lines, as well as controls, generators, address counters etc. have been omitted.

Fig. 2 zeigt einen Ausschnitt aus dem Zellenfeld 1 der Fig. 1, bei dem in schematischer Darstellung eine Anordnung von Speicherzellen 4 eines Zellenfeld-Segmentes 2 dargestellt ist. Die Speicherzellen 4 sind wiederum in Reihen und Spalten angeordnet, wobei jeweils eine Reihe (Zeile) von Speicherzellen 4 mit einer Wortleitung WL verbunden ist. Auszugsweise wurden 3 Reihen von Speicherzellen 4 dargestellt, denen die entsprechenden Wortleitungen WL1, WL2, WL3 zugeordnet sind. Des weiteren ist jede Speicherzelle 4 spaltenweise mit einer entsprechenden Bitleitung BL verbunden, in diesem Beispiel mit den Leitungen BL1, BL2, BL3, BL4. . . Die Bitleitungen werden im gesamten Adressraum in y-Richtung von entsprechenden Zählern durchgezählt. Dieser Vorgang erfordert eine entsprechende Zeitvorgabe. FIG. 2 shows a section of the cell field 1 of FIG. 1, in which an arrangement of memory cells 4 of a cell field segment 2 is shown in a schematic representation. The memory cells 4 are in turn arranged in rows and columns, with one row (row) of memory cells 4 being connected to a word line WL. 3 rows of memory cells 4 , to which the corresponding word lines WL1, WL2, WL3 are assigned, have been shown as extracts. Furthermore, each memory cell 4 is connected in columns to a corresponding bit line BL, in this example lines BL1, BL2, BL3, BL4. , , The bit lines are counted in the entire address space in the y direction by corresponding counters. This process requires an appropriate time.

Durch Ansteuern einer Wortleitung WL und einer Bitleitung BL kann somit eine einzelne Speicherzelle 4 gezielt aktiviert werden und ein entsprechendes Datenbit in die Speicherzelle 2 kopiert werden. Umgekehrt können über diese Leitungen die gespeicherten Informationen auch ausgelesen werden. By driving a word line WL and a bit line BL, a single memory cell 4 can thus be activated in a targeted manner and a corresponding data bit can be copied into the memory cell 2 . Conversely, the stored information can also be read out via these lines.

Am Ende eines Bitleitungspaares von zwei Bitleitungen BL ist ein Sense Amplifier 5 angeordnet. Der Sense Amplifier 5 hat dabei zwei Funktionen. Einerseits liest er die in den Speicherzellen 4 abgelegten Signale (Spannungen) aus, bewertet diese und im Falle eines DRAMs speichert er sie im zweiten Modus in die Zelle, nachdem sie verstärkt wurden. Der zuvor beschriebene Aufbau der Speicheranordnung ist per se bekannt und wurde aus Übersichtlichkeitsgründen sehr vereinfacht dargestellt. Bei realen Speicherbausteinen kann die Ausgestaltung sehr viel komplexer sein. A sense amplifier 5 is arranged at the end of a bit line pair of two bit lines BL. The sense amplifier 5 has two functions. On the one hand, it reads out the signals (voltages) stored in the memory cells 4 , evaluates them and, in the case of a DRAM, stores them in the cell in the second mode after they have been amplified. The structure of the memory arrangement described above is known per se and has been shown in a very simplified manner for reasons of clarity. With real memory chips, the design can be much more complex.

In Fig. 3 ist bei einem ersten Ausführungsbeispiel die per se bekannte Schaltung dargestellt, auf die das erfindungsgemäße Verfahren angewendet wird, was das schnelle Schreiben eines Datenmusters in die einzelnen Speicherzellen in einem geänderten Ablauf erlaubt. Dabei wird von dem Grundsatz ausgegangen, dass zunächst das Datenmuster entlang einer ersten Wortleitung WL 1 eines ersten Zellenfeld-Segmentes 2, wie bisher auch, in den Sense Amplifier 5 beziehungsweise in die Speicherzellen 4 geschrieben wird. In a first exemplary embodiment, FIG. 3 shows the circuit known per se, to which the method according to the invention is applied, which allows the rapid writing of a data pattern into the individual memory cells in a modified sequence. It is based on the principle that the data pattern is first written into the sense amplifier 5 or into the memory cells 4 along a first word line WL 1 of a first cell field segment 2 .

Anschließend wird erfindungsgemäß der Sense Amplifier 5 jedoch nicht deaktiviert. Dadurch bleibt im sogenannten Precharge-Modus das Datenmuster des letzten Zugriffs im Sense Amplifier 5 erhalten. Nun wird ein Self Refresh gestartet, durch den die Speicherschaltung nach einem vorgegebenen Algorithmus die Adressen der Wortleitungen inkrementiert. Das Inkrementieren erfolgt dabei mit entsprechenden Bausteinen wie Zähler 31 (RAC, Row Address Counter), Addierer usw. Subsequently, however, the sense amplifier 5 is not deactivated according to the invention. As a result, the data pattern of the last access in the sense amplifier 5 is retained in the so-called pre-charge mode. A self refresh is now started, by means of which the memory circuit increments the addresses of the word lines according to a predetermined algorithm. The incrementing is carried out with appropriate modules such as counter 31 (RAC, Row Address Counter), adders, etc.

In alternativer Ausführung der Erfindung ist auch vorgesehen, dass die Inkrementierung stufenweise beispielsweise in Schritten von 2, 4, 8. . . erfolgt. Eine solche stufenweise Einstellung erfolgt beispielsweise über einen per se bekannten Muxer 40 (Multiplexer), wie er im zweiten Ausführungsbeispiel entsprechend der Fig. 4 später noch erläutert wird. In an alternative embodiment of the invention it is also provided that the incrementation is carried out in stages, for example in steps of 2, 4, 8. , he follows. Such a gradual setting takes place, for example, via a muxer 40 (multiplexer) known per se, as will be explained later in the second exemplary embodiment corresponding to FIG. 4.

Fig. 3 zeigt zunächst beispielhaft einen Zähler, der aus fünf Frequenzteilern 31a. .e gebildet ist, bei denen der jeweilige Ausgang mit einem Eingang eines nachfolgenden Teilers 31a. . .e verbunden ist. Für eine N Bit Adresse sind entsprechende N Teiler 31 vorzusehen. Fig. 3 shows an example of a counter that consists of five frequency dividers 31 a. .e is formed, in which the respective output with an input of a subsequent divider 31 a. , .e is connected. Corresponding N dividers 31 are to be provided for an N bit address.

Der erste Teiler 31a wird über einen ersten Eingang 37 von einem sogenannten (in der Fig. 3 nicht dargestellten) Self Refresch-Oszillator mit einem Signal REFADR (Refresh Address) angesteuert und zählt in diesem Ausführungsbeispiel mit jedem Takt die Adresse der Wortleitung WL um einen Schritt hoch. The first divider 31 a (not shown in Fig. 3) Self Refresch oscillator controlled by a first input 37 of a so-called with a signal REFADR (Refresh Address) and counts in this embodiment, with each clock, the address of the word line WL to one step up.

Über einen Anschluß 38 können die Teiler 31a. .e mit einem Signal TMRACRST (Test Mode Row Address Counter Reset) zurückgesetzt werden. Via a connection 38 , the dividers 31 a. .e are reset with a signal TMRACRST (Test Mode Row Address Counter Reset).

Der Eingang 37 ist des weiteren mit einer NOR-Schaltung 32 verbunden. Der Ausgang ist über einen Inverter 33 geführt und bildet das Signal RACOE, das auf einen Steuereingang eines Transfergates 34 geleitet wird. Des weiteren wird das Signal RACOE an einem weiteren Inverter 35 invertiert und auf einen weiteren Steuereingang des Transfertransistors 34 gelegt. Durch Aktivieren des Transfergates 34 wird die auf dem gemeinsamen Ausgang der Zähler 31 anstehende Adresse für die zugeordnete Wortleitung WL durchgeschaltet. Das Aktivieren und Deaktivieren des Transferschalters 35 erfolgt über einen Anschluß 36 mit einem Signal SRFENB (Self Refresh Enable), der mit einem zweiten Eingang der NOR-Schaltung 32 verbunden ist. The input 37 is also connected to a NOR circuit 32 . The output is passed through an inverter 33 and forms the signal RACOE, which is passed to a control input of a transfer gate 34 . Furthermore, the signal RACOE is inverted at a further inverter 35 and applied to a further control input of the transfer transistor 34 . By activating the transfer gate 34 , the address on the common output of the counter 31 is switched through for the associated word line WL. The transfer switch 35 is activated and deactivated via a connection 36 with a signal SRFENB (Self Refresh Enable) which is connected to a second input of the NOR circuit 32 .

Bei dem zweiten Ausführungsbeispiel der Erfindung gemäß der Fig. 4 können die Adressen für die Wortleitungen WL stufenweise inkrementiert werden, beispielsweise in Schritten von 1, 2, 4 oder 8 usw. Die Anordnung der Zähler ist dabei ähnlich, wie sie zu dem Stromlaufplan zur Fig. 3 erläutert wurde. Hier wurden jedoch die Ausgänge der einzelnen Zähler 31a. .e nicht direkt mit dem Eingang des nachfolgenden Zählers verbunden. Vielmehr wurde beispielsweise zwischen dem Ausgang des Zähler 31a und dem Eingang des Zählers 31b ein Schalter 39 zwischengeschaltet, der von einem Muxer 40 (Multiplexer/Umschalter) gesteuert werden kann. In the second exemplary embodiment of the invention according to FIG. 4, the addresses for the word lines WL can be incremented in steps, for example in steps of 1, 2, 4 or 8 etc. The arrangement of the counters is similar to that used for the circuit diagram for FIG . explained third Here, however, the outputs of the individual counters 31 a. .e not directly connected to the input of the subsequent meter. Rather, a switch 39 was interposed, for example, between the output of counter 31 a and the input of counter 31 b, which switch can be controlled by a muxer 40 (multiplexer / changeover switch).

Wie der Fig. 4 weiter entnehmbar ist, ist ebenfalls zwischen dem Ausgang des Zählers 31b und dem Eingang des Zählers 31c ein Schalter 39 geschaltet. Das gleiche trifft auch für die Zähler 31c und 31d sowie für die Zähler 31d und 31e zu. As in FIG. 4 can also be seen, is also connected between the output of counter 31 b and the input of the counter 31 c, a switch 39 connected. The same also applies to counters 31 c and 31 d and counters 31 d and 31 e.

Des weiteren wird das Signal REFADR am Eingang 37 über einen Schaltkontakt 41a des Muxers 40 auf den Takteingang des ersten Zählers 31a geführt. Furthermore, the signal REFADR at the input 37 is conducted via a switch contact 41 a of the muxer 40 to the clock input of the first counter 31 a.

Der Muxer 40 ist über seine Eingänge 41 TMCOUNT (Time Count) beziehungsweise 42 COUNTADR (Count Address) so steuerbar, dass je nach Stellung seines Schaltkontaktes 41a die Schalter 39 geöffnet oder geschlossen sind. Im geöffneten Zustand des Schalters 39 wird die Ausgangsverbindung beispielsweise des Zählers 31a zum Eingangs des Zählers 31b unterbrochen. Im dargestellten Fall, bei dem der Schaltkontakt 41a in seiner ersten Position steht, würde somit nur der erste Zähler 31a aktiviert sein, da nur er von dem Signal REFADR angesteuert wird. Die weiteren Adressen für die Wortleitungen lassen sich bei geänderter Stellung des Schaltkontaktes 41a entsprechend aktivieren. Bezugszeichenliste 1 Zellenfeld
2 Zellenfeld-Segment
3 Quadrant
4 Speicherzelle
5 Sense Amplifier
31 Frequenzteiler/Teiler
32 NOR-Schaltung
33 Inverter
34 Transfergate
35 weiterer Inverter
36 weiterer Anschluß
37 Eingang
38 Anschluß
39 Schalter
40 Muxer
41 Eingang TMCOUNT
41a Schaltkontakt
42 Eingang COUNTADR
43 Ausgang
BL1. .4 Bitleitung
WL1. .3 Wortleitung
The muxer 40 can be controlled via its inputs 41 TMCOUNT (time count) or 42 COUNTADR (count address) in such a way that the switches 39 are opened or closed depending on the position of its switching contact 41 a. In the open state of the switch 39 , the output connection, for example of the counter 31 a, to the input of the counter 31 b is interrupted. In the case shown, in which the switch contact 41 a is in its first position, only the first counter 31 a would be activated, since only it is controlled by the signal REFADR. The other addresses for the word lines can be activated accordingly when the switch contact 41 a is changed. LIST OF REFERENCES 1 cell array
2 cell field segment
3 quadrant
4 memory cell
5 sense amplifier
31 frequency divider / divider
32 NOR circuit
33 inverters
34 transfer gate
35 additional inverters
36 further connections
37 entrance
38 connection
39 switches
40 muxers
41 TMCOUNT input
41 a switch contact
42 COUNTADR input
43 exit
BL1. .4 bit line
WL1. .3 Word line

Claims

1. A method for quickly writing a predetermined data pattern into an integrated circuit designed as a memory module, the memory module having a plurality of memory cells ( 4 ) which are arranged in cell field segments ( 2 ) in the form of an addressable cell field ( 1 ) and via word lines ( WL) are to be addressed, and wherein, by successively activating word lines (WL), a predetermined data pattern is transmitted along a word line (WL) into the assigned memory cells ( 4 ) of a cell field segment ( 2 ), characterized in that the writing process takes place in at least the following Steps:

a) the data pattern is written along the first word line (WL) of a first cell field segment ( 2 ),

b) the resetting of the assigned sense amplifier ( 5 ) is suppressed,

c) the next word line (WL) is activated and the data pattern is copied into the memory cells ( 4 ) of the next word line (WL).

2. The method according to claim 1, characterized in that steps c) and d) are repeated until the data pattern has been copied into the memory cells ( 4 ) of the last word line (WL).

3. The method according to claim 2, characterized in that the process is repeated for the next cell field segment ( 2 ).

4. The method according to any one of the preceding claims, characterized in that the addresses of the word lines (WL) incremented according to a predetermined algorithm become.

5. The method according to claim 4, characterized in that the addresses of the word lines (WL) in steps of 2, 4 or 8, and so on.

6. The method according to any one of the preceding claims, characterized in that the quick writing of a Data pattern for testing a semiconductor wafer with Memory circuits, preferably from DRAMs, is used.

7. Memory circuit for performing the method according to one of the preceding claims, with a plurality of memory cells ( 4 ), which are combined in a cell field ( 1 ) in the form of cell field segments ( 2 ), with a plurality of sense amplifiers ( 5 ) , which are arranged at the end of bit line pairs (BL) and with word lines (WL), via which a predetermined data pattern can be written into the associated memory cells ( 4 ) of a cell field segment ( 2 ), characterized in that a controller is provided which when the specified data pattern is written quickly, the reset of the assigned sense amplifier ( 5 ) is suppressed, the address of the word line (WL) is incremented and the specified data pattern is copied into the memory cells ( 4 ) assigned to the next word line (WL).

8. Memory circuit according to claim 7, characterized by a multiplexer ( 40 ) with which the incrementation of the address of a word line (WL) can be predetermined.

9. Memory circuit according to claim 7, characterized by an adder, with which the incrementation of the address of a Word line (WL) can be specified.

10. Memory circuit according to claim 7, characterized by a counter ( 31 ) with which the incrementation of the address of a word line (WL) can be predetermined.

11. Memory circuit according to claim 10, characterized in that the counter ( 31 ) is driven by an oscillator signal of a self-refresh oscillator of the memory circuit and increments the address of the word line (WL) with each clock.

12. Memory circuit according to one of claims 7 to 11, characterized in that the memory circuit is a DRAM is.