DE10142266A1

DE10142266A1 - Process for removing polysilicon applied to a substrate comprises completely removing the polysilicon in first regions of an integrated semiconductor arrangement before the surface of the substrate is reached

Info

Publication number: DE10142266A1
Application number: DE10142266A
Authority: DE
Inventors: Werner Graf; Albrecht Kieslich; Hermann Sachse; Oliver Genz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2003-04-03

Abstract

Process for removing polysilicon (8) applied to a substrate (2) comprises completely removing the polysilicon in first regions (7) of an integrated semiconductor arrangement before the surface of the substrate is reached. A mask (11) is applied to the first regions before the polysilicon is completely removed from the second regions. Preferably an insulating layer, more preferably a gate oxide layer, is used as the substrate. The first regions occupy less space than the second regions. The polysilicon is completely removed by dry etching or wet etching. The first and/or second regions are provided with gate stacks.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Entfernen von auf eine Unterlage aufgetragenem Polysilizium, dessen von der Unterlage abgewandte Oberfläche in ersten und zweiten Gebieten einer integrierten Halbleiterschaltungsanordnung Höhenunterschiede oder Schichtdickenunterschiede aufweist, durch Ätzen, wobei in den ersten Gebieten das Polysilizium bereits vollständig entfernt ist, bevor in den zweiten Gebieten der Ätzabtrag die Oberfläche der Unterlage erreicht und in den zweiten Gebieten noch Polysilizium vorhanden ist. The present invention relates to a method for Removing polysilicon applied to a substrate, whose surface facing away from the base in the first and second areas of integrated Semiconductor circuit arrangement differences in height or differences in layer thickness has, by etching, wherein in the first areas Polysilicon is completely removed before entering the second areas of etching removal the surface of the base reached and in the second areas still polysilicon is available.

In üblichen DRAMs bestehen Gatestacks (Gatestapel) von Feldeffekttransistoren aus einer aus Gateoxid (GOX), wie beispielsweise Siliziumdioxid, polykristallinem Silizium (Polysilizium), Wolframsilizid (WSi_x) und Siliziumnitrid (Si₃N₄) gebildeten Schichtenfolge. In einem solchen DRAM werden aktive Bereiche einzelner Elemente, also beispielsweise die Speicherzellen aus einem Auswahltransistor und einem Speicherkondensator, durch sogenanntes STI TEOS (STI = Shallow Trench Isolation bzw. flache Grabenisolation; TEOS = Tetraethylenorthosilikat) voneinander getrennt. In conventional DRAMs, gate stacks of field effect transistors consist of a layer sequence formed from gate oxide (GOX), such as silicon dioxide, polycrystalline silicon (polysilicon), tungsten silicide (WSi _x ) and silicon nitride (Si ₃ N ₄ ). In such a DRAM, active areas of individual elements, for example the memory cells comprising a selection transistor and a storage capacitor, are separated from one another by so-called STI TEOS (STI = shallow trench isolation or shallow trench isolation; TEOS = tetraethylene orthosilicate).

Im Zellenfeld liegen die einzelnen Elemente und damit die Gatestacks näher beieinander als im Logikgebiet des DRAMs. Hieraus resultieren Schichtdickenunterschiede beim Ätzabtrag in Wolframsilizid und im Polysilizium. Mit anderen Worten, es ist ein zusätzliches Überätzen des Wolframsilizids und des Polysiliziums im Bereich des Zellenfeldes erforderlich, um sicherzustellen, dass das Polysilizium auch im Bereich des Zellenfeldes vollständig entfernt ist. Im Logikgebiet werden also das Wolframsilizid und das Polysilizium schneller geätzt als im Bereich des Speicherzellenfeldes. Daher wird im Logikgebiet das Gateoxid bereits durch die Ätzung angegriffen, bevor das Polysilizium im Bereich des Speicherzellenfeldes durchgeätzt ist. Dies kann insbesondere bei einem dünnen Gateoxid im Logikgebiet leicht ohne weiteres zu einem Durchbruch des Gateoxids und damit zu einer Substratätzung führen. The individual elements and thus the ones are in the cell field Gatestacks closer together than in the logic area of the DRAM. This results in differences in layer thickness during etching removal in tungsten silicide and in polysilicon. In other words, it is an additional overetching of the tungsten silicide and the polysilicon in the area of the cell field to make sure that the polysilicon is also in the area the cell field is completely removed. In the logic area are the tungsten silicide and the polysilicon etched faster than in the area of the memory cell array. Therefore the gate oxide is already in the logic area by the etching attacked before the polysilicon in the area of Memory cell field is etched through. This can be particularly the case with a thin gate oxide in the logic area easily a breakthrough of the gate oxide and thus one Lead substrate etching.

Die Problematik einer unterschiedlichen Ätzung im Zellenfeld und im Logikgebiet war bisher unkritisch, was darauf zurückzuführen ist, dass generell das Gateoxid hinreichend dick gestaltet wird, um einen Durchbruch zu vermeiden. Es werden nun aber Schichtdicken für das Gateoxid angestrebt, die in der Größenordnung von 2 nm liegen. Bei derart geringen Schichtdicken wirken sich jedoch die unterschiedlichen Ätzabtragraten im Zellenfeld mit einer dichteren Anordnung der Gatestacks und im Logikgebiet mit einer dünneren Anordnung dieser Gatestacks stark aus. Dies bedeutet, dass angestrebte dünne Gateoxide mit Schichtdicken in der Größenordnung von 20 nm im Zellenfeld nicht zu erreichen sind, ohne ein Durchätzen des Gateoxids im Logikgebiet zuverlässig unterbinden zu können. The problem of different etching in the cell field and in the logic area it was previously uncritical what was on it is to be attributed to the fact that the gate oxide is generally sufficiently thick is designed to avoid a breakthrough. It will but now strives for layer thicknesses for the gate oxide, which in are on the order of 2 nm. With so little However, the different layer thicknesses affect each other Etching removal rates in the cell field with a denser arrangement of the Gate stacks and in the logic area with a thinner arrangement of these gate stacks. This means that aimed thin gate oxides with layer thicknesses in the order of magnitude 20 nm cannot be reached in the cell field without a Reliably etching through the gate oxide in the logic area to be able to prevent.

Diese Problematik soll im Folgenden anhand der Fig. 2 und 3 näher erläutert werden. This problem will be explained in more detail below with reference to FIGS. 2 and 3.

Fig. 2 zeigt Gatestacks 1 aus einer Gateoxidschicht 2, Polysiliziumschichten 3, Wolframsilizidschichten 4 oder anderen metallischen Schichten und Siliziumnitridschichten 5. In einem Zellenfeldgebiet 6 liegen die Gatestacks 1 dichter beisammen als in einem Logikgebiet 7. Nach der Ätzung des Wolframsilizids der Schichten 4 und des Polysiliziums der Schichten 3 bleiben daher im Gebiet 6 Polysiliziumreste 8 zurück, wenn im Gebiet 7 der Ätzabtrag durch reaktives Ionenätzen (RIE) bereits die Gateoxidschicht 2 erreicht. Dadurch wird, wie aus der Fig. 3 zu ersehen ist, durch den Ätzabtrag im Gebiet 7 das Gateoxid der Schicht 2 zerstört und gegebenenfalls ein darunterliegender Siliziumkörper 9 in Oberflächenbereichen 10 angegriffen, wenn im Zellenfeldgebiet 6 die Polysiliziumreste 8 vollständig entfernt werden sollen. Fig. 2 shows gate stack 1 of a gate oxide film 2, polysilicon layers 3, 4 Wolframsilizidschichten or other metallic layers and silicon nitride layers. 5 The gate stacks 1 are closer together in a cell field area 6 than in a logic area 7 . After the etching of the tungsten silicide of the layers 4 and the polysilicon of the layers 3 , polysilicon residues 8 therefore remain in the region 6 when the etching removal by reactive ion etching (RIE) already reaches the gate oxide layer 2 in the region 7 . As can be seen from FIG. 3, the gate oxide of layer 2 is destroyed by the etching removal in region 7 and, if necessary, an underlying silicon body 9 is attacked in surface areas 10 if the polysilicon residues 8 are to be completely removed in cell field region 6 .

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Entfernen von auf eine Unterlage aufgetragenem Polysilizium anzugeben, das es erlaubt, in unterschiedlich strukturierten Gebieten einer Halbleiterschaltungsanordnung Polysiliziumreste zuverlässig zu entfernen, ohne einen unerwünschten Abtrag der Unterlage befürchten zu müssen. It is therefore an object of the present invention Process for removing coated paper Specify polysilicon that allows it to be used in different ways structured areas of a semiconductor circuit arrangement Remove polysilicon residues reliably without one fear of unwanted removal of the document.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass in den ersten Gebieten vor dem vollständigen Entfernen des Polysiliziums aus den zweiten Gebieten eine Blockmaske aufgetragen wird. Bei der Unterlage, auf die die Blockmaske als Schutzschicht aufgebracht wird, handelt es sich in bevorzugter Weise um eine Isolierschicht und insbesondere um eine Gateoxidschicht aus Siliziumdioxid. Die ersten Gebiete, aus denen das Polysilizium zwischen den Gatestacks ohne Zurücklassen von Polysiliziumresten ohne weiteres abgetragen werden kann, beinhalten vorzugsweise die Logikelemente der Halbleiterschaltungsanordnung, während die zweiten Gebiete, in welchen die Gatestacks enger als in den zweiten Gebieten beieinander liegen, ein Speicherzellenfeld darstellen. This task is initiated in a procedure mentioned type according to the invention solved in that in the first Areas before the polysilicon is completely removed a block mask is applied from the second areas. For the base on which the block mask as a protective layer is applied, it is preferably an insulating layer and in particular a gate oxide layer made of silicon dioxide. The first areas from which the Polysilicon between the gate stacks without leaving Polysilicon residues can be removed easily, preferably include the logic elements of the Semiconductor circuit arrangement, while the second areas in which the Gatestacks closer together than in the second areas lie, represent a memory cell array.

Die Gatestacks bestehen in üblicher Weise aus einer Schichtenfolge von Gateoxid, Polysilizium, Wolframsilizid und Siliziumnitrid und sind in dieser Reihe auf einem Halbleiterkörper vorgesehen. The gate stacks consist in the usual way of one Layer sequence of gate oxide, polysilicon, tungsten silicide and Silicon nitride and are in this series on one Semiconductor body provided.

Nach Auftragen der Blockmaske auf die ersten Gebiete werden aus den zweiten Gebieten die Polysiliziumreste zwischen den Gatestacks durch Trockenätzung oder Nassätzung vollständig entfernt. Anschließend wird die Blockmaske wieder entfernt. After applying the block mask to the first areas from the second areas the polysilicon residues between the Gate stacks by dry etching or wet etching completely away. The block mask is then removed again.

Durch das erfindungsgemäße Verfahren wird mittels des Einsatzes der Blockmaske ein zusätzlicher Freiheitsgrad für die Ätzung eingeführt: diese kann separat auf Bereiche mit hoher Belegungsdichte, wie das Zellenfeld, und Bereiche mit niedriger Belegungsdichte, wie das Logikgebiet hinsichtlich von Polysiliziumresten, verbleibendem Gateoxid und Ätzprofil optimiert werden. The inventive method is by means of Use the block mask an additional degree of freedom for the Etching introduced: this can be done separately on areas with high Occupancy density, such as the cell field, and areas with low occupancy, like the logic area regarding Polysilicon residues, remaining gate oxide and etching profile be optimized.

Bei dem erfindungsgemäßen Verfahren wird eine Strukturierungsätzung zunächst auf die Bereiche optimiert, in denen es zuerst zu einem Durchbruch des Gateoxids kommen könnte. Dies sind gewöhnlich die weniger dichten Logikgebiete des Halbleiterchips, in welchem die Gatestacks weiter voneinander entfernt sind. Ist hier das Polysilizium durch die Ätzung abgetragen, so kann dieses noch im dichteren Zellenfeldbereich zurückbleiben. Jedenfalls wird bei dem erfindungsgemäßen Verfahren nach dem Entfernen des Polysiliziums aus dem weniger dichten Logikgebiet dieses mit der Blockmaske abgedeckt, so dass nunmehr die Polysiliziumreste aus dem von der Blockmaske offenen Bereich, also beispielsweise aus dem Zellenfeld, mit einer Trockenätzung oder Nassätzung entfernt werden kann. In the method according to the invention, a Structuring etching is initially optimized for the areas in which it is the gate oxide could first break through. This are usually the less dense areas of logic of the Semiconductor chips in which the gate stacks further apart are removed. Here is the polysilicon through the etching removed, this can still be in the denser Remain cell field area. In any case, the The inventive method after removing the polysilicon from the less dense logic area this with the block mask covered, so that now the polysilicon residues from the Block mask open area, for example from the Cell field removed with a dry or wet etch can be.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen: The invention will be described in more detail below with the aid of the drawing explained. Show it:

Fig. 1 eine Schnittdarstellung mit einer Blockmaske auf weniger dichten Gebieten einer Halbleiterschaltungsanordnung zur Erläuterung des erfindungsgemäßen Verfahrens und Fig. 1 is a sectional view with a block mask in less dense areas of a semiconductor circuit arrangement to explain the method and

Fig. 2 und 3 Schnittdarstellungen durch dichte und weniger dichte Gebiet einer Halbleiterschaltungsanordnung zur Erläuterung eines bestehenden Verfahrens. Fig. 2 and 3 are sectional views through dense and less dense area of a semiconductor circuit arrangement for explaining an existing method.

Die Fig. 2 und 3 sind bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet. Figs. 2 and 3 have already been explained in the introduction. The same reference numerals are used in the figures for corresponding components.

Ausgangspunkt für die Erläuterung des erfindungsgemäßen Verfahrens ist die in Fig. 2 gezeigte und oben beschriebene Halbleiterschaltungsanordnung mit einem Zellenfeldgebiet 6 und einem Logikgebiet 7. Durch reaktives Ionenätzen wurde hier das Polysilizium auf der Gateoxidschicht 2 zwischen den Gatestacks 1 vollkommen entfernt, während im Zellenfeldgebiet 6 zwischen den hier dichteren Gatestacks 1 noch Polysiliziumreste 8 vorhanden sind. Bei Fortsetzung des reaktiven Ionenätzens ("RIE1"; vgl. Fig. 2) würde, wie anhand von Fig. 3 erläutert wurde, die Gateoxidschicht 2 zwischen den Gatestacks 1 im Logikgebiet 7 und gegebenenfalls sogar ein Oberflächenbereich 10 des Halbleiterkörpers 9 angegriffen werden. The starting point for the explanation of the method according to the invention is the semiconductor circuit arrangement shown in FIG. 2 and described above with a cell field region 6 and a logic region 7 . By reactive ion etching the polysilicon on the gate oxide film 2 has been completely removed between the gate stacks 1, while in the cell array region 6 are present between the denser here Gate Stacks 1 nor polysilicon residues 8 here. If reactive ion etching continued (“RIE1”; cf. FIG. 2), as was explained with reference to FIG. 3, the gate oxide layer 2 between the gate stacks 1 in the logic region 7 and possibly even a surface region 10 of the semiconductor body 9 would be attacked.

Dies kann nun erfindungsgemäß durch eine Blockmaske 11 aus beispielsweise einem Resist oder Siliziumdioxid verhindert werden. Diese Blockmaske 11 wird nämlich im weniger dichten Logikgebiet 7 auf die zwischen den Gatestacks 1 freiliegende Gateoxidschicht 2 aufgetragen, so dass die freiliegende Gateoxidschicht 2 durch die Blockmaske 11 geschützt wird. Die Blockmaske 11 kann sich dabei bis über die Gatestacks 1 erstrecken. This can now be prevented according to the invention by a block mask 11 made of, for example, a resist or silicon dioxide. This block mask 11 is in fact applied in the less dense logic region 7 to the exposed between the gate stacks 1 gate oxide layer 2, so that the exposed gate oxide layer 2 by the block mask 11 is protected. The block mask 11 can extend over the gate stacks 1 .

Es ist dann ein weiteres reaktives Ionenätzen ("RIE2") möglich, mit dem die Polysiliziumreste 8 ohne weiteres auch im Zellenfeldgebiet 6 durch Trockenätzen oder Nassätzen entfernt werden können. A further reactive ion etching ("RIE2") is then possible, with which the polysilicon residues 8 can also be removed easily in the cell field region 6 by dry etching or wet etching.

Anstelle von Gatestacks können auf der Oberfläche der Isolierschicht auch andere Schichten bzw. Schichtstapel vorgesehen sein, zwischen denen Polysiliziumreste abzutragen sind. Die vorliegende Erfindung ist also ganz allgemein immer dann anwendbar, wenn Polysiliziumreste in speziellen Gebieten einer integrierten Halbleiterschaltungsanordnung noch abzutragen sind, gleichzeitig aber die Gefahr besteht, dass in anderen Gebieten, von denen das Polysilizium bereits entfernt wurde, unerwünschtes Abätzen von weiteren Materialien bzw. Schichten besteht. Instead of gate stacks, the surface of the Insulating layer also other layers or layer stacks be provided between which polysilicon residues are removed are. The present invention is therefore very general always applicable when polysilicon residues in special Areas of an integrated semiconductor circuit arrangement still have to be paid off, but at the same time there is a risk that in other areas, of which the polysilicon already unwanted etching of other materials has been removed or layers.

Besonders vorteilhaft ist die vorliegende Erfindung bei DRAMs oder SRAMs einsetzbar, da diese einerseits besonders dünne Gateoxidschichten erfordern, andererseits aber verschiedene Gebiete mit unterschiedlicher Belegungsdichte von Gatestacks haben. Bei Anwendung des erfindungsgemäßen Verfahrens ist es ohne weiteres möglich, in gewünschten Gebieten einer integrierten Halbleiterschaltungsanordnung Schichtdicken des Gateoxids bis unter 2 nm zu erreichen. The present invention is particularly advantageous in DRAMs or SRAMs can be used because they are special on the one hand require thin gate oxide layers, on the other hand different areas with different occupancy of Have gate stacks. When using the invention Procedure is readily possible in desired Areas of semiconductor integrated circuit arrangement To achieve layer thicknesses of the gate oxide below 2 nm.

Die Blockmaske selbst kann aus Resistmaterial oder einem selektiv ätzbaren Material bestehen. Bezugszeichenliste 1 Gatestacks
2 Gateoxidschicht
3 Polysiliziumschicht
4 Wolframsilizidschicht
5 Siliziumnitridschicht
6 Zellenfeldgebiet
7 Logikgebiet
8 Polysiliziumrest
9 Siliziumkörper
10 Oberflächenbereich
11 Blockmaske
The block mask itself can consist of resist material or a selectively etchable material. LIST OF REFERENCES 1 gate stacks
2 gate oxide layer
3 polysilicon layer
4 layer of tungsten silicide
5 silicon nitride layer
6 cell field area
7 logic area
8 polysilicon residue
9 silicon body
10 surface area
11 block mask

Claims

1. A method for removing polysilicon ( 8 ) applied to a substrate ( 2 ), the surface of which faces away from the substrate ( 2 ) in first ( 7 ) and second ( 6 ) regions of an integrated semiconductor circuit arrangement has height differences or layer thickness differences, by etching, wherein in the first regions ( 7 ) the polysilicon has already been completely removed before the etching removal in the second regions ( 6 ) reaches the surface of the substrate ( 2 ) and in the second regions ( 6 ) polysilicon ( 8 ) is still present, characterized that a block mask ( 11 ) is applied in the first areas ( 7 ) before the polysilicon ( 8 ) is completely removed from the second areas ( 6 ).

2. The method according to claim 1, characterized in that an insulating layer ( 2 ) is used as a base.

3. The method according to claim 2, characterized in that a gate oxide layer ( 2 ) is used as the insulating layer.

4. The method according to any one of claims 1 to 3, characterized in that the first areas ( 7 ) are occupied less densely than the second areas ( 6 ).

5. The method according to any one of claims 1 to 4, characterized in that the first and / or second regions ( 7 , 6 ) are provided with gate stacks ( 1 ).

6. The method according to any one of claims 1 to 5, characterized in that for the gate stacks ( 1 ) a layer sequence of a gate oxide layer ( 2 ), a polysilicon layer ( 3 ), a tungsten silicide layer ( 4 ) or other metallic layers and a silicon nitride layer ( 5 ) is provided.

7. The method according to any one of claims 1 to 6, characterized in that a dry etching or a wet etching is carried out to completely remove the polysilicon ( 8 ).