DE10142191A1 - Sigma-delta analog-digital converter for audio systems has an integrator, a quantizer for analog-digital conversion and a dither signal generator. - Google Patents

Sigma-delta analog-digital converter for audio systems has an integrator, a quantizer for analog-digital conversion and a dither signal generator.

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Abstract

An analog-digital quantizer converts an incoming analog signal. A dither signal generator (4) generates a digital dither signal. Floor space required and power consumption for a circuit for processing the dither signal can be reduced by providing a digital logic unit (3) linked to the output of several comparators (2a-2n) with different switching thresholds (Pegel 1-n) that convert an analog signal from an integrator into a digital value.

Description

Die Erfindung betrifft einen SD-ADC (Sigma Delta Analog/Digital Konverter), insbesondere für Audioanwendungen, gemäß dem Oberbegriff des Patentanspruchs 1. The invention relates to an SD-ADC (Sigma Delta Analog / digital converter), in particular for audio applications, according to the preamble of claim 1.

SD-ADC zeigen im allgemeinen Grenzzyklen (periodische Höreigenschwingung des ADC mit Zeitkonstante τt), die im Bereich vor allem bei Audioanwendungen als Störsignal wahrnehmbar sind. Grenzzyklen treten hauptsächlich dann auf, wenn am Eingang des SD-ADC ein konstantes Signal anliegt, oder während einer Übertragungspause, in der kein Audiosignal übertragen wird (sogenannte Idle Tones). SD-ADCs generally show limit cycles (periodic self-oscillation of the ADC with time constant τ t ), which can be perceived as an interference signal in the area, especially in audio applications. Limit cycles occur mainly when there is a constant signal at the input of the SD-ADC or during a transmission pause in which no audio signal is transmitted (so-called idle tones).

Zur Vermeidung solcher Grenzzyklen wird zu geeigneten Zeitpunkten ein Zufallssignal (Dithersignal) in den SD-ADC eingespeist, welches eine gewisse Varianz des Eingangssignals bewirkt und damit den Anteil der Störfrequenz im Spektrum des Ausgangssignals reduziert. Das Dithersignal wird dem SD-ADC bislang üblicherweise in analoger Form zugeführt. To avoid such limit cycles, use appropriate Instants a random signal (dither signal) in the SD-ADC fed, which has a certain variance of the input signal causes and thus the proportion of the interference frequency in the spectrum of Output signal reduced. The dither signal is sent to the SD-ADC hitherto usually supplied in analog form.

Fig. 1 zeigt ein Blockschaltbild eines bekannten SD-ADC mit analoger Dithersignaleinspeisung. Der dargestellte SD-ADC ist ein zweistufiger SD-ADC mit einer Rückkoppelschleife 6 (second order single loop SD-ADC), mit zwei Integratoren 1 (von denen nur einer gezeigt ist), an deren Eingang ein analoges Signal anliegt, und einem Komparator 2. Der SD-ADC umfasst ferner einen Dithersignalgenerator 4 zur Erzeugung eines digitalen Dithersignals, das nach einer D/A-Wandelung mittels eines Dither-DAC 10 zum analogen Ausgangssignal des zweiten Integrators 1 hinzu addiert wird (Addierknoten 12). Das kumulierte Analogsignal wird dem Komparator 2 zugeführt, dessen Schaltschwelle üblicherweise bei 0 V liegt. Der Komparator gibt schließlich einen entsprechenden digitalen Wert an seinem Ausgang aus. Fig. 1 shows a block diagram of a known SD-ADC with analog dither signal feed. The SD-ADC shown is a two-stage SD-ADC with a feedback loop 6 (second order single loop SD-ADC), with two integrators 1 (only one of which is shown), at the input of which an analog signal is present, and a comparator 2 , The SD-ADC further comprises a dither signal generator 4 for generating a digital dither signal which, after a D / A conversion, is added to the analog output signal of the second integrator 1 by means of a dither DAC 10 (adding node 12 ). The accumulated analog signal is fed to the comparator 2 , the switching threshold of which is usually 0 V. The comparator finally outputs a corresponding digital value at its output.

Das digitale Ergebnis wird in einem Zwischenspeicher 11 (Buffer) zwischengespeichert, der über den Rückkoppelpfad 6 mit den Eingängen der Integratoren 1 verbunden ist. Außerdem wird das digitale Ergebnis einer nachgeschalteten Signalverarbeitung (nicht gezeigt) zugeführt. The digital result is buffered in a buffer 11 , which is connected to the inputs of the integrators 1 via the feedback path 6 . In addition, the digital result is fed to a downstream signal processing (not shown).

Der dargestellte SD-ADC hat insbesondere den Nachteil, dass durch die Addition eines analogen Dithersignals zusätzliche Störungen generiert werden, die die Leistungsfähigkeit des SD-ADC nachteilig beeinflussen. Darüber hinaus ist im bekannten SD-ADC ein zusätzlicher Dither-DAC erforderlich, der in den heutigen CMOS Technologien der relativ viel Fläche und Leistung benötigt. The SD-ADC shown has the particular disadvantage that by adding an analog dither signal Faults are generated that affect the performance of the Adversely affect SD-ADC. In addition, in known SD-ADC requires an additional dither DAC, of the relatively large area in today's CMOS technologies and performance needed.

Wegen der Nähe der Einspeisung des analogen Dithersignals zu einem stark nicht-linearen Komparator ist die Einspeisung des Dithersignals an dieser Stelle besonders kritisch. Because of the proximity of the feed of the analog dither signal too a strongly non-linear comparator is the infeed of the Dither signal particularly critical at this point.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen SD-ADC zu schaffen, der weniger Fläche und Leistung für die Einspeisung und Verarbeitung von Dithersignalen in heutigen COMS Technologien benötigt. It is therefore the object of the present invention, one SD-ADC to create the less area and power for the Feeding and processing of dither signals in today's COMS technologies needed.

Gelöst wird diese Aufgabe durch die im Patentanspruch 1 angegebenen Merkmale. Weitere Ausführungsformen der Erfindung sind Gegenstand von Unteransprüchen. This object is achieved by the in claim 1 specified characteristics. Further embodiments of the invention are the subject of subclaims.

Der wesentliche Gedanke der Erfindung besteht darin, die Einspeisung des Dithersignals im digitalen Teil des SD-ADC durchzuführen, dem Komparator nur das analoge Ausgangssignal des Integrators zuzuführen und das vom Komparator ausgegebene digitale Ergebnis in Abhängigkeit vom Pegel des Dithersignals umzudeuten bzw. zu ändern. Dies bedeutet mehr Funktionalität in den Digitalbereich zu verschieben, da moderne CMOS Prozesse viel kleinere Digitalstrukturen als Analogstrukturen ermöglichen. The essential idea of the invention is that Infeed of the dither signal in the digital part of the SD-ADC perform the comparator only the analog output signal of the integrator and the output from the comparator digital result depending on the level of the dither signal to reinterpret or change. This means more functionality to shift to the digital realm because modern CMOS Processes much smaller digital structures than analog structures enable.

Zu diesem Zweck sind mehrere Komparatoren mit unterschiedlichen Schaltschwellen vorgesehen, die das vom Integrator zugeführte Analogsignal in einen digitalen Wert wandeln. Ferner ist eine am Ausgang der Komparatoren angeschlossene digitale Logikeinheit vorgesehen, der das digitale Dithersignal zugeführt wird und die in Abhängigkeit vom Pegel des Dithersignals den von den Komparatoren ausgegebenen digitalen Wert ändert. For this purpose, several comparators are included different switching thresholds provided by the integrator Convert the supplied analog signal into a digital value. Further is a digital connected to the output of the comparators Logic unit provided the digital dither signal is supplied and depending on the level of Dither signal the digital output by the comparators Value changes.

Die Schaltschwellen der Komparatoren entsprechen dabei vorzugsweise den möglichen Pegeln des Dithersignals. The switching thresholds of the comparators correspond preferably the possible levels of the dither signal.

Der SD-ADC ist vorzugsweise voll differentiell aufgebaut, wobei die Komparatoren positive und negative Schaltschwellen aufweisen. In diesem Fall umfasst der SD-ADC wenigstens drei Komparatoren. The SD-ADC is preferably designed to be fully differential, with the comparators positive and negative switching thresholds exhibit. In this case, the SD-ADC comprises at least three Comparators.

Gemäß einer bevorzugten Ausführungsform der Erfindung überprüft die Logikeinheit zunächst den Ausgang desjenigen Komparators, dessen Schaltschwelle dem negativen Dithersignalpegel entspricht und ändert dann gegebenenfalls die Bits an den Ausgängen der Komparatoren mit betragsmäßig kleinerer Schaltschwelle. According to a preferred embodiment of the invention the logic unit first checks the output of that one Comparator, the switching threshold of the negative Dither signal level corresponds to and then changes if necessary the bits at the outputs of the comparators lower switching threshold.

Das von der digitalen Logikeinheit ausgegebene digitale Ergebnis wird vorzugsweise an die jeweiligen Eingänge der Integratoren rückgekoppelt. The digital one output by the digital logic unit Result is preferably sent to the respective inputs of the Integrators fed back.

Es hat sich gezeigt, dass für die Dithersignalverarbeitung sehr einfache Komparatoren verwendet werden können, deren Schaltschwelle insbesondere wesentlich ungenauer ist als bei Komparatoren des Quantisierers des SD-ADC. It has been shown that for dither signal processing very simple comparators can be used whose Switching threshold is in particular much less precise than at Comparators of the quantizer of the SD-ADC.

Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen beispielhaft näher erläutert. Es zeigen: The invention is described below with reference to the accompanying Drawings explained in more detail by way of example. Show it:

Fig. 1 eine schematische Darstellung eines bekannten SD- ADC; Fig. 1 is a schematic representation of a known SD-ADC;

Fig. 2 einen SD-ADC gemäß einem Ausführungsbeispiel der Erfindung mit drei Komparatoren; und (1 Bit Dithering) Fig. 2 is a SD-ADC according to an embodiment of the invention with three comparators; and (1 bit dithering)

Fig. 3 einen SD-ADC gemäß einem anderen Ausführungsbeispiel der Erfindung mit den Komparatoren. (2 Bit Dithering) Fig. 3 shows an SD-ADC according to another embodiment of the invention with the comparators. (2 bit dithering)

Bezüglich Fig. 1 wird auf die Erläuterungen in der Beschreibungseinleitung verwiesen. With regard to FIG. 1, reference is made to the explanations in the introduction to the description.

Fig. 2 zeigt einen Ausschnitt eines Single-Loop SD-ADC zweiter Ordnung mit zwei Integratoren 1 (nur einer ist gezeigt) und drei parallel geschalteten Komparatoren 2a-2c mit unterschiedlichen Schaltschwellen (Pegel 1-3), denen das analoge Ausgangssignal des Integrators 1 zugeführt wird. Der SD-ADC enthält ferner einen Dithersignalgenerator 4 zur Erzeugung von Dithersignalen mit unterschiedlichen Pegeln. Der Dithersignalgenerator 4 ist dabei mit einer Logik 3 verbunden, die am Ausgang der Komparatoren 2a-2c angeschlossen ist. Der Logik 3 wird sowohl das digitale Dithersignal als auch das digitale Ausgangssignal der Komparatoren 2a-2c zugeführt. Fig. 2 shows a section of a single-loop SD-ADC of the second order with two integrators 1 (only one is shown) and three parallel comparators 2 a- 2 c with different switching thresholds (level 1-3 ), which the analog output signal of Integrators 1 is supplied. The SD-ADC also contains a dither signal generator 4 for generating dither signals with different levels. The dither signal generator 4 is connected to a logic 3, which is connected at the output c of the comparators 2 a-. 2 The logic 3 is also supplied to both the digital dither signal as the digital output signal of the comparators 2 a- 2 c.

Die Logik 3 ist nun in der Lage, den von den Komparatoren 2a-2c ausgegebenen digitalen Wert in Abhängigkeit vom Pegel des digitalen Dithersignals zu ändern. Dabei erzeugt die Logik 3 einen digitalen Wert, als ob das Dithersignal zusammen mit dem analogen Ausgangssignal des Integrators 1 den Komparatoren 2a-2c zugeführt worden wäre. The logic 3 is now able to change the digital value output by the comparators 2a-2c depending on the level of the digital dither signal. The logic 3 generates a digital value, as if the dither signal would have been supplied together with the analog output signal of the integrator 1 to the comparators 2 a- 2 c.

Die Schaltschwellen der Komparatoren 2a-2c sind auf die möglichen Dithersignalpegel eingestellt. Im folgenden wird die Arbeitsweise der Logik 3 anhand eines Beispiels erläutert:
Das Dithersignal kann z. B. die Pegel -1 V, 0 V, 1 V annehmen. Die Schaltschwellen (Pegel 1-3) der Komparatoren 2a-2c liegen daher ebenfalls auf den Pegeln -1 V, 0 V, 1 V (von unten nach oben). Das analoge Ausgangssignal des Integrators 1 soll -0,9 V betragen. Dadurch stellt sich am Ausgang der Komparatoren 2a-2c ein digitaler Wert 001 (von oben nach unten) ein. Dieser digitale Wert muss nun von der Logik 3 so geändert werden, als ob das Dithersignal bereits vor den Komparatoren 2a-2c zum Analogsignal des Integrators 1 hinzu addiert worden wäre. Bei einem Dithersignal von z. B. +1 V würde an den Komparatoren 2a-2c in Summe ein Signal von +0,1 V anliegen, wobei sich ein digitaler Wert 011 am Ausgang einstellen würde. The switching thresholds of the comparators 2 a- 2 c are set to the potential Dithersignalpegel. The operation of logic 3 is explained below using an example:
The dither signal can e.g. B. assume the level -1 V, 0 V, 1 V. The switching thresholds (level 1-3) of comparators 2 a- c 2 therefore also lie on the levels of -1 V, 0 V, 1 V (from bottom to top). The analog output signal of integrator 1 should be -0.9 V. This adjusts the output of the comparators 2 a- c 2 001 a digital value (from top to bottom). This digital value must now be changed by the logic 3 as if the dither a- 2 before the comparators 2 c to the analog signal of the integrator 1 added had been added. With a dither signal of e.g. B. +1 V would be present at the comparators 2 a- 2 c in total a signal of +0.1 V, a digital value 011 would be set at the output.

Die Logik 3 überprüft zunächst den Komparator 2c, dessen Schaltschwelle dem negativen Dithersignal entspricht. Aufgrund der logischen 1 am Ausgang des Komparators 2c erkennt die Logik 3, dass das Signal logisch 0 am Ausgang des Komparators 2b in eine logisch 1 geändert werden muss. Die Logik 3 gibt somit als Ergebnis den digitalen Wert 1 aus. (1 Bit Ausgangssignal) The logic 3 first checks the comparator 2 c, the switching threshold of which corresponds to the negative dither signal. On the basis of the logic 1 at the output of the comparator 2 c, the logic 3 recognizes that the signal logic 0 at the output of the comparator 2 b must be changed to a logic 1. The logic 3 thus outputs the digital value 1 as a result. (1 bit output signal)

Das digitale Ergebnis wird mittels eines 1 Bit D/A-Wandlers 5 analog gewandelt und über einen Rückkoppelpfad 6 an die entsprechenden Eingänge der Integratoren 1 zurückgeführt. Die Elemente 7 und 8 bezeichnen dabei Parameter der Übertragungsfunktion des Noise-Shaping-Filters, der durch die Integratoren 1 gebildet wird. The digital result is converted analogously by means of a 1 bit D / A converter 5 and fed back to the corresponding inputs of the integrators 1 via a feedback path 6 . The elements 7 and 8 designate parameters of the transfer function of the noise shaping filter, which is formed by the integrators 1 .

Fig. 3 zeigt die allgemeine Form eines SD-ADC von Fig. 2 mit n Komparatoren 2a-2n und einem Dithersignalgenerator 4 der in der Lage ist, n unterschiedliche Dithersignalpegel zu erzeugen. Im übrigen sind der Aufbau und die Funktionsweise des SD-ADC von Fig. 3 identisch mit dem von Fig. 2. Bezugszeichenliste 1 Integrator
2a-2n Komparatoren
3 Logik
4 Dithersignalgenerator
5 D/A-Wandler
6 Rückkoppelpfad
7 Parameter b1
8 Parameter a1
9 Addierknoten
10 Dither DAC
11 Buffer
12 Addierknoten
 Fig. 3 shows the general shape of a SD-ADC of FIG. 2 with n comparators 2 a- 2 n and a dither signal generator 4 is able to produce n different Dithersignalpegel. Otherwise, the structure and the mode of operation of the SD-ADC of FIG. 3 are identical to that of FIG. 2. List of reference symbols 1 integrator
2 a- 2 n comparators
3 logic
4 dither signal generator
5 D / A converter
6 feedback path
7 parameters b 1
8 parameters a 1
9 adding nodes
10 dither DAC
11 buffers
12 adding nodes

Claims (8)

1. SD-ADC, insbesondere zur Anwendung in Audio- Übertragungssystemen, mit - wenigstens einem Integrator (1) und - einem Quantisierer zur A/D-Wandelung eines analogen Eingangssignals, sowie - einem Dithersignalgenerator (4) zur Erzeugung eines digitalen Dithersignals, gekennzeichnet durch - mehrere Komparatoren (2a-2n), die ein vom Integrator (1) zugeführtes Analogsignal in einen digitalen Wert umwandeln, und - eine an den Komparatoren (2a-2n) angeschlossene digitale Logikeinheit (3), der das digitale Dithersignal zugeführt wird, und die in Abhängigkeit vom Pegel des zugeführten Dithersignals einen von den Komparatoren (2a-2n) ausgegebenen digitalen Wert ändert. 1. SD-ADC, in particular for use in audio transmission systems with - At least one integrator ( 1 ) and - a quantizer for A / D conversion of an analog input signal, and - a dither signal generator ( 4 ) for generating a digital dither signal, marked by - Several comparators ( 2 a- 2 n), which convert an analog signal supplied by the integrator ( 1 ) into a digital value, and - A connected to the comparators ( 2 a- 2 n) digital logic unit ( 3 ), which is supplied with the digital dither signal and which changes a digital value output by the comparators ( 2 a- 2 n) depending on the level of the supplied dither signal , 2. SD-ADC nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltschwellen der Komparatoren (2a-2n) den möglichen Dithersignalpegeln entsprechen. 2. SD-ADC according to claim 1, characterized in that the switching thresholds of the comparators ( 2 a- 2 n) correspond to the possible dither signal levels. 3. SD-ADC nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens drei Komparatoren (2a-2n) vorgesehen sind. 3. SD-ADC according to claim 1 or 2, characterized in that at least three comparators ( 2 a- 2 n) are provided. 4. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der SD-ADC voll differentiell aufgebaut ist und die Komparatoren (2a-2n) positive und negative Schaltschwellen (Pegel 1-n) aufweisen. 4. SD-ADC according to one of the preceding claims, characterized in that the SD-ADC is constructed fully differentially and the comparators ( 2 a- 2 n) have positive and negative switching thresholds (level 1-n). 5. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die digitale Logikeinheit (3) zunächst den Ausgang desjenigen Komparators (2a-2n), dessen Schaltschwelle (Pegel 1-n) dem negativen Dithersignalpegel entspricht, und dann die Ausgänge der Komparatoren (2a-2n) überprüft, deren Schaltschwelle betragsmäßig kleiner ist als der Dithersignalpegel. 5. SD-ADC according to one of the preceding claims, characterized in that the digital logic unit ( 3 ) first the output of that comparator ( 2 a- 2 n), the switching threshold (level 1-n) corresponds to the negative dither signal level, and then the Outputs of the comparators ( 2 a- 2 n) checked, the switching threshold is smaller than the dither signal level. 6. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Rückkoppelpfad (6) vorgesehen ist, über den das am Ausgang der digitalen Logikeinheit (3) ausgegebene digitale Ergebnis an einen Eingang des bzw. der Integratoren (1) rückgekoppelt wird. 6. SD-ADC according to one of the preceding claims, characterized in that a feedback path ( 6 ) is provided, via which the digital result output at the output of the digital logic unit ( 3 ) is fed back to an input of the integrator (s) ( 1 ) , 7. SD-ADC nach Anspruch 6, dadurch gekennzeichnet, dass im Rückkoppelpfad (6) ein D/A-Wandler (5) angeordnet ist. 7. SD-ADC according to claim 6, characterized in that a D / A converter ( 5 ) is arranged in the feedback path ( 6 ). 8. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Komparatoren (2a-2n) einfacher aufgebaut sind als Komparatoren des Quantisierers. 8. SD-ADC according to one of the preceding claims, characterized in that the comparators ( 2 a- 2 n) are constructed more simply than comparators of the quantizer.
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