DE10139986A1 - Electronic component comprises a semiconductor chip having an active front side with semiconductor structures and a passive rear side without semiconductor structures - Google Patents
Electronic component comprises a semiconductor chip having an active front side with semiconductor structures and a passive rear side without semiconductor structuresInfo
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Abstract
Description
Die Erfindung betrifft ein elektronisches Bauteil mit wenig stens einem Halbleiterchip und ein Verfahren zu seiner Her stellung gemäß den unabhängigen Ansprüchen.The invention relates to an electronic component with little least a semiconductor chip and a method for its manufacture position according to the independent claims.
Um die Funktionen von elektronischen Schaltungen auf Halblei terchips zu testen, werden sogenannte Emulationschips verwen det. Damit zum Testen auf die einzelnen Schaltungsbausteine zugegriffen werden kann, müssen deren Verbindungsanschlüsse nach außen geführt werden. Bei den Emulationschips können zu diesem Zweck zusätzliche Umverdrahtungen in Form von zusätz lichen Polymerlagen oder auch in Form einer weiteren Metall lage vorgesehen sein, die jeweils bei der Herstellung der Halbleiterwafer aufgebracht werden. Die verschiedenen Funk tionalitäten der Halbleiterchips können auch durch verschie dene Bondungen angesteuert werden. Alle diese Maßnahmen sind relativ aufwendig und wenig flexibel. Zudem sind zur Herstel lung der Emulationschips andere Verfahrensschritte notwendig als bei der Herstellung der späteren Serienbausteine.To the functions of electronic circuits on semi-lead To test terchips, so-called emulation chips are used det. So for testing on the individual circuit components can be accessed, their connection ports be led outside. With the emulation chips, too this purpose additional rewiring in the form of additional Lichen polymer layers or in the form of another metal able to be provided, each in the manufacture of the Semiconductor wafers are applied. The different radio functionalities of the semiconductor chips can also be bonds are controlled. All of these measures are relatively complex and not very flexible. In addition to the manufacture other process steps necessary than in the production of the later series components.
Aufgabe der Erfindung ist es, eine Vorrichtung anzugeben, die die Nachteile im Stand der Technik vermeidet und es ermög licht, bei serienmäßigen Halbleiterchips deren Schaltungen zu Test- und Emulationszwecken zugänglich zu machen.The object of the invention is to provide a device which avoids the disadvantages in the prior art and made it possible light, with standard semiconductor chips their circuits too To make test and emulation purposes accessible.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen An sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.This task is the subject of the independent An sayings solved. Features of advantageous developments of the Invention result from the dependent claims.
Dabei weist ein elektronisches Bauteil wenigstens einen Halb leiterchip auf, der eine aktive Vorderseite mit Halbleiter strukturen und eine passive Rückseite ohne Halbleiterstruktu ren aufweist. Erfindungsgemäß verfügen die Halbleiterstruktu ren über mikroskopisch kleine Leiterbahnen, die auf der akti ven Vorderseite zu Kontaktanschlussflächen zur Kontaktierung der Halbleiterstrukturen mit Bonddrähten und/oder zur Monta ge in Flip-Chip-Technik führen.An electronic component has at least one half conductor chip on that has an active front with semiconductor structures and a passive back without semiconductor structure ren has. According to the invention, the semiconductor structure ren about microscopic conductor tracks, which on the acti ven front to contact pads for contacting of the semiconductor structures with bond wires and / or for mounting lead in flip-chip technology.
Dieses erfindungsgemäße elektronische Bauteil weist den Vor teil auf, dass ein und dasselbe Bauteil sowohl als Produkt chip, d. h. als Standard-Verkaufsprodukt, wie auch als Emula tionschip, bspw. zum Testen von Einzelmodulen oder von Soft ware, verwendet werden kann. Hierbei sind keine aufwendigen und den Entwicklungs- und Herstellungsaufwand verteuernden zusätzlichen Prozessschritte bei der Waferfertigung notwen dig, da einzelne Funktionalitäten des Halbleiterchips varia bel ein- und ausgeschaltet werden können. Auch ist es dadurch möglich den Produktionschip sowohl in Flip-Chip-Technologie als auch in Wirebond-Technologie weiterzuverarbeiten (z. B. im Package bzw. auf Basissubstrat).This electronic component according to the invention has the advantage share on that one and the same component both as a product chip, d. H. as a standard sales product, as well as an emula tion chip, for example for testing individual modules or soft goods that can be used. Here are no complex and increase the cost of development and production additional process steps required for wafer production dig, since individual functionalities of the semiconductor chip varia can be switched on and off. It is also because of it possible the production chip both in flip-chip technology as well as further processed in wirebond technology (e.g. in Package or on a base substrate).
Bei einer Ausführungsform der Erfindung sind die Kontaktan schlussflächen teilweise abdeckbar, womit der Vorteil verbun den ist, dass durch die Verwendung von sogenannten Multifunk tionspads einzelne Chipfunktionen variabel ein- und ausge schaltet werden können. Für den Produktchip können die Stan dard-Bondanschlüsse - hier auch als Kontaktanschlussflächen bezeichnet - verwendet werden; die innen liegenden Flip-Chip- Anschlussflächen werden dabei maskentechnisch abgedeckt. Für den Emulationschip können die Standard- Kontaktanschlussflächen entweder ganz abgedeckt oder als Mul tifunktionsanschlüsse betrieben werden. In diesem Fall kann auch Siliziumfläche auf dem Halbleiterchip eingespart werden.In one embodiment of the invention, the contacts are on end faces partially coverable, which combines the advantage is that by using so-called multifunk tion pads individual chip functions variably on and off can be switched. For the product chip, the Stan dard bond connections - here also as contact pads designated - used; the inside flip chip The connection areas are masked. For the emulation chip can be Contact pads either completely covered or as Mul ti-function connections are operated. In this case silicon area on the semiconductor chip can also be saved.
Eine Ausführungsform der Erfindung sieht vor, dass die Kon taktanschlussflächen zumindest teilweise mit einer z. B. Poly merabdeckung versehen sind. Dies hat den Vorteil einer gut isolierenden Beschichtung, mit welcher je nach Bedarf einzel ne Kontaktanschlussflächen abgedeckt werden können. An embodiment of the invention provides that the Kon clock pads at least partially with a z. B. Poly are covered. This has the advantage of being a good one insulating coating, with which individually as needed ne contact pads can be covered.
Bei einer Ausführungsform der Erfindung sind die Kontaktan schlussflächen mit Kontakthöckern versehen, womit der Vorteil von einfach herstellbaren Flip-Chip-Anschlüssen verbunden ist. Die Kontakthöcker sind bspw. kleine Portionen von Lotpa ste, die durch Erwärmen mit weiteren Kontaktflächen verbunden werden können.In one embodiment of the invention, the contacts are on End surfaces with contact bumps, which is the advantage connected by easily manufactured flip-chip connections is. The contact bumps are, for example, small portions from Lotpa which are connected to further contact surfaces by heating can be.
Eine Ausführungsform der Erfindung sieht vor, dass die Kon taktanschlussflächen zur Flip-Chip-Montage vorgesehen sind. Dies hat den Vorteil von kostengünstig herstellbaren Verbin dungsanschlüssen, die zudem eine sehr kompakte Bauform ermög lichen.An embodiment of the invention provides that the Kon Clock pads for flip-chip assembly are provided. This has the advantage of an inexpensive connector connections, which also enables a very compact design union.
Eine erfindungsgemäße Ausführungsform sieht vor, dass durch Variation in der Abdeckung von wire bonds eine Vielzahl von Flip-Chip Pads gebildet werden können. Dies hat den Vorteil, dass ein elektronisches Bauteil ohne tiefgreifende Modifika tionen im Herstellprozess sowohl als Produktchip wie auch als Emulationschip verwendet werden kann.An embodiment according to the invention provides that Variation in the coverage of wire bonds a variety of Flip chip pads can be formed. This has the advantage that an electronic component without profound modifications tion in the manufacturing process both as a product chip and as Emulation chip can be used.
Bei einer Ausführungsform der Erfindung sind die nicht abge deckten Kontaktflächen jeweils mit Kontakthöckern versehen. Damit ist der Vorteil verbunden, dass auf diese Weise sehr kompakte Flip-Chip-Anschlüsse hergestellt werden können.In one embodiment of the invention, the are not abge covered contact areas with contact bumps. This has the advantage that in this way very much compact flip-chip connections can be made.
Eine erfindungsgemäße Ausführungsform sieht vor, dass die nicht abgedeckten Kontaktanschlussflächen über Bondkontakte mit Leiterbahnen einer Umverdrahtungsplatte elektrisch lei tend verbunden sind, womit der Vorteil verbunden ist, dass mit dieser einfach handhabbaren Standard-Verbindungstechnik sehr kostengünstige Bauteile herstellbar sind.An embodiment according to the invention provides that the uncovered contact pads via bond contacts electrically conductive with conductor tracks of a rewiring plate tend to be connected, which has the advantage that with this easy-to-use standard connection technology very inexpensive components can be produced.
Eine Ausführungsform der Erfindung sieht vor, dass die Umver drahtungsplatte aus einem Epoxy-Kunststoff besteht. Diese Ausführungsform hat den Vorteil einer sehr kostengünstigen Realisierbarkeit des elektronischen Bauteils. Zudem sind Um verdrahtungsplatten aus Epoxy-Kunststoff relativ flexibel und stabil und damit mechanisch hoch belastbar.An embodiment of the invention provides that the Umver wiring board made of an epoxy plastic. This Embodiment has the advantage of being very inexpensive Feasibility of the electronic component. In addition, um Epoxy plastic wiring boards relatively flexible and stable and therefore mechanically highly resilient.
Bei einer Ausführungsform der Erfindung werden die Öffnungen (nicht abgedeckte Stellen) galvanisch verstärkt (z. B. mit Kupfer). Dies ermöglicht eine optimierte Stromführung (höhere Stromtragfähigkeit) sowie/oder eine Impedanzanpassung so wie/oder eine optimierte Wärmeableitung.In one embodiment of the invention, the openings (areas not covered) galvanically reinforced (e.g. with Copper). This enables an optimized current flow (higher Current carrying capacity) and / or an impedance matching so like / or an optimized heat dissipation.
Bei einer Ausführungsform der Erfindung besteht die Umver drahtungsplatte aus einem Keramiksubstrat. Diese Ausführungs form hat den Vorteil, dass eine solche Umverdrahtungsplatte gut die Wärme leitet. Zudem können in einem Keramiksubstrat kompakte und dünne Leiterbahnen realisiert werden, womit das ganze Bauteil sehr kompakt ausgeführt sein kann.In one embodiment of the invention, the conversion exists wiring board made of a ceramic substrate. This execution form has the advantage that such a rewiring plate conducts heat well. In addition, in a ceramic substrate compact and thin conductor tracks can be realized, with which whole component can be made very compact.
Ein erfindungsgemäßes Verfahren zur Herstellung eines elek tronischen Bauteils mit wenigstens einem Halbleiterchip, der eine aktive Vorderseite mit Halbleiterstrukturen und eine passive Rückseite ohne Halbleiterstrukturen aufweist, wobei die Halbleiterstrukturen über mikroskopisch kleine Leiterbah nen verfügen, die auf der aktiven Vorderseite zu Kontaktan schlussflächen zur Kontaktierung der Halbleiterstrukturen mit Bonddrähten und/oder zur Montage in Flip-Chip-Technik füh ren, weist folgende Verfahrensschritte auf. Nach dem Bereit stellen eines Halbleiterwafers mit in Zeilen und Spalten an geordneten Halbleiterchips und dazwischen vorgesehenen Säge spurbereichen erfolgt ein teilweises Maskieren von Kontaktan schlussflächen mit einer isolierenden Beschichtung zur Bil dung von Flip-Chip-Kontaktflächen. Gegebenenfalls kann dar aufhin eine galvanische Verstärkung der Kontaktflächen erfol gen. Danach werden die Flip-Chip-Kontaktflächen mit Kontakt höckern beschichtet. Anschließend wird der Halbleiterwafer zu Halbleiterchips vereinzelt. Schließlich erfolgt die Montage von wenigstens einem Halbleiterchip und der Zusammenbau zu einem elektronischen Bauteil. An inventive method for producing an elec tronic component with at least one semiconductor chip, the an active front with semiconductor structures and one has passive back without semiconductor structures, wherein the semiconductor structures via microscopic conductors contact on the active front end faces for contacting the semiconductor structures Lead wires and / or for assembly using flip-chip technology ren, has the following process steps. After ready start a semiconductor wafer with in rows and columns ordered semiconductor chips and saw provided between them contact areas are partially masked end surfaces with an insulating coating for bil formation of flip-chip contact areas. If necessary, can thereupon a galvanic reinforcement of the contact surfaces takes place Then the flip chip contact areas with contact hump coated. The semiconductor wafer is then closed Semiconductor chips isolated. Finally the assembly takes place of at least one semiconductor chip and the assembly too an electronic component.
Dieses erfindungsgemäße Verfahren hat den Vorteil, dass ein und derselbe Halbleiterchip sowohl als Produktchip wie auch als Emulationschip eingesetzt werden kann. Im Entwicklungs- und Teststadium können somit erhebliche Kosten eingespart werden, da gegenüber der Serienfertigung der Halbleiterwafer nur minimale Modifikationen im Herstellungsprozess notwendig sind.This method according to the invention has the advantage that a and the same semiconductor chip both as a product chip as well can be used as an emulation chip. In development and test stage can thus save considerable costs be compared to the series production of the semiconductor wafer only minimal modifications in the manufacturing process necessary are.
Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass die isolierende Beschichtung aus einem Poly mermaterial gebildet wird. Damit ist der Vorteil einer gut isolierenden Schicht verbunden, die es ermöglicht, einzelne Chipfunktionalitäten variabel ein- und auszuschalten.An embodiment of the method according to the invention provides that the insulating coating made of a poly material is formed. So the advantage of one is good insulating layer, which allows individual Switch chip functions on and off variably.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Ver fahrens sieht vor, dass die Kontakthöcker aus Lotkugeln ge bildet werden. Dieses Ausführungsbeispiel hat den Vorteil von kostengünstig herstellbaren Kontakten, die ein mechanisch stabile und elektrisch gut leitende Verbindung bilden.Another embodiment of the Ver fahrens provides that the contact bumps are made of solder balls be formed. This embodiment has the advantage of inexpensive to manufacture contacts that are mechanically form a stable and electrically conductive connection.
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist schließlich vorgesehen, dass als Halbleiter chips Logikbausteine verwendet werden, da sich das vorge schlagene Verfahren insbesondere zur Herstellung von Logik bausteinen eignet, weniger jedoch zur Herstellung von Spei cherbausteinen, Hochfrequenzbauteilen oder dergleichen.In a further embodiment of the invention The method is finally provided as a semiconductor chips logic modules are used, since the pre proposed methods especially for the production of logic building blocks, but less so for the production of food cherbausstein, high-frequency components or the like.
Zusammenfassend ergeben sich die folgenden Aspekte der Erfin dung. Die bereits vorhandenen relativ großen länglichen Kon taktanschlussflächen, die sogenannten Wirebond-Pads auf dem Halbleiterchip werden durch Auftragung von Standard-Polymeren in relativ kleine Kontaktanschlussflächen umgewandelt werden. Diese sogenannten Flip Chip Pads eignen sich für eine Flip-Chip-Montage der Halbleiterchips. Die Umwandlung in die Flip Chip Pads erfolgt durch eine Maskierung mit Polymeren, wie sie üblicherweise bei der Fertigung von Halbleiterwafern er folgt. Bei manchen Layouts von Halbleiterchips, insbesondere bei solchen mit Umverdrahtungsplatten aus Keramiksubstraten kommt eine Umverdrahtung mit Bondverbindung nicht in Frage. Derartige Layouts müssen mittels Flip-Chip-Technologie kon taktiert werden. Dazu ist entweder ein völlig anders gestal tetes Chip-Layout notwendig oder die Umwandlung des Standard- Chips in ein Flip-Chip-Layout, wobei ein anders geartetes Chip-Layout aus Kostengründen nach Möglichkeit zu vermeiden ist. Zudem kommt eine solche Vorgehensweise bei geringen Stückzahlen ohnehin kaum in Frage. Die vorliegende Erfindung bietet die Möglichkeit, eine zuverlässige Verbindungstechnik bei Emulationschips zu liefern, ohne dass deren Layout für die spätere Serienfertigung signifikant geändert werden muss. Dies wird dadurch erleichtert, dass keine Umverdrahtung in Polymerlagen notwendig ist. Zudem ist die erfindungsgemäße Lösung relativ kostengünstig, da keine zusätzliche Metallage in der Waferfertigung erforderlich ist. Auch wird keine zu sätzliche Siliziumfläche für Anschlussverbindung benötigt.In summary, the following aspects of the Erfin result dung. The already existing relatively large elongated cones clock pads, the so-called wirebond pads on the Semiconductor chips are made by applying standard polymers can be converted into relatively small contact pads. These so-called flip chip pads are suitable for one Flip-chip assembly of the semiconductor chips. The conversion into the flip Chip pads are made by masking with polymers such as they usually he in the manufacture of semiconductor wafers follows. With some layouts of semiconductor chips, in particular for those with rewiring plates made of ceramic substrates rewiring with bond connection is out of the question. Such layouts must be made using flip-chip technology be clocked. This is either completely different tetes chip layout necessary or the conversion of the standard Chips in a flip-chip layout, with a different type Avoid chip layout if possible for cost reasons is. In addition, such a procedure comes with little Number of pieces anyway hardly in question. The present invention offers the possibility of a reliable connection technology to deliver for emulation chips without their layout for the later series production must be changed significantly. This is made easier by the fact that no rewiring in Polymer layers is necessary. In addition, the invention Solution relatively inexpensive because there is no additional metal layer is required in wafer production. Neither will too additional silicon area required for connection connection.
Durch die Verwendung von erfindungsgemäßen Multifunktionspads können Chipfunktionalitäten variabel ein- und ausgeschaltet werden. D. h. es ist möglich, Signale zu Softwaretestzwecken oder für Echtzeitmessungen abzugreifen, ohne dass Bondverbin dungen notwendig sind. Ein und derselbe Halbleiterchip kann sowohl als Produktchip als auch als Emulationschip, d. h. zum Testen der Software und einzelner Schaltungen, betrieben wer den. Für den Produktchip können die bereits vorhandenen rela tiv großen Kontaktanschlussflächen verwendet werden. Die in nen liegenden Flip-Chip-Pads werden maskentechnisch abge deckt. Für den Emulationschip können die herkömmlichen Kon taktanschlussflächen entweder ganz abgedeckt werden oder auch als Multifunktionspads betrieben werden, wobei im letzteren Fall auch Siliziumfläche eingespart wird.By using multifunction pads according to the invention can variably switch chip functions on and off become. I.e. it is possible to use signals for software testing purposes or to tap for real-time measurements without having to bond bond are necessary. One and the same semiconductor chip can both as a product chip and as an emulation chip, d. H. to the Testing the software and individual circuits, who operated the. For the product chip, the existing rela large contact pads can be used. The in NEN flip-chip pads are removed from the mask covers. For the emulation chip, the conventional con clock pads are either completely covered or also are operated as multi-function pads, the latter in the If silicon area is also saved.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert. The invention will now be described with reference to embodiments explained in more detail on the accompanying figures.
Fig. 1 zeigt eine schematische Prinzipdarstellung eines Halbleiterchips mit freiliegenden Kontaktanschluss flächen zum Drahtbonden. Fig. 1 shows a schematic diagram of a semiconductor chip with exposed contact connection surfaces for wire bonding.
Fig. 2 zeigt eine schematische Prinzipdarstellung des Halbleiterchips entsprechend Fig. 1 mit teilweise abgedeckten Kontaktanschlussflächen. FIG. 2 shows a schematic basic illustration of the semiconductor chip corresponding to FIG. 1 with partially covered contact connection areas.
Fig. 3 zeigt eine schematische Prinzipdarstellung eines Halbleiterchips mit freiliegenden Kontaktanschluss flächen zum Drahtbonden und einem abgedeckten Be reich. Fig. 3 shows a schematic diagram of a semiconductor chip with exposed contact connection areas for wire bonding and a covered loading area.
Fig. 4 zeigt eine schematische Prinzipdarstellung des Halbleiterchips entsprechend Fig. 3 mit teilweise abgedeckten Kontaktanschlussflächen zur Bildung von Flip-Chip-Kontakten. FIG. 4 shows a schematic basic illustration of the semiconductor chip corresponding to FIG. 3 with partially covered contact connection areas for forming flip-chip contacts.
Fig. 1 zeigt eine schematische Prinzipdarstellung eines Halbleiterchips 2 mit freiliegenden ersten Kontaktanschluss flächen zum Drahtbonden. Diese länglichen Kontaktanschluss flächen werden im folgenden zur besseren Unterscheidung als Bondkontaktflächen 4 bezeichnet, die zur Verbindung mit einem Bonddraht vorgesehen sind. Diese Darstellung zeigt einen Standard-Produktchip, wie er für vielfältige Anwendungen in herkömmlicher Bondverbindungstechnik zum Einsatz kommt. Fig. 1 shows a schematic diagram of a semiconductor chip 2 with exposed first contact connection surfaces for wire bonding. These elongated contact connection surfaces are referred to below for better differentiation as bond contact surfaces 4 , which are provided for connection to a bond wire. This illustration shows a standard product chip as it is used for various applications in conventional bond connection technology.
Die Fig. 2 zeigt eine schematische Prinzipdarstellung des Halbleiterchips entsprechend Fig. 1 mit teilweise abgedeck ten Kontaktanschlussflächen. Die dadurch entstehenden relativ kleinen sogenannten Testkontaktflächen 6 eignen sich aufgrund ihrer Größe nicht mehr zum Drahtbonden, sondern nur zur soge nannten Flip-Chip-Verbindung. Die beschichteten Abschnitte der Bondkontaktflächen 4 sind vorzugsweise mit einer Poly merabdeckung 8 oder dergleichen versehen, die eine zuverläs sige elektrische Isolierung der abgedeckten Bereiche gewähr leistet. Die Testkontaktflächen 6 dieses Emulationschips die nen zur elektrischen Kontaktierung der Simulations- und Test schaltungen, mit denen einzelne Chipfunktionalitäten auf ihre Funktionsfähigkeit getestet werden können. Fig. 2 shows a schematic diagram of the semiconductor chip corresponding to FIG. 1 with partially covered contact pads. The resulting relatively small so-called test contact surfaces 6 are no longer suitable for wire bonding due to their size, but only for the so-called flip-chip connection. The coated sections of the bond contact surfaces 4 are preferably provided with a poly mer cover 8 or the like, which ensures reliable electrical insulation of the covered areas. The test contact surfaces 6 of this emulation chip are used for electrical contacting of the simulation and test circuits, with which individual chip functionalities can be tested for their functionality.
Weiterhin zeigt Fig. 3 eine schematische Prinzipdarstellung eines Halbleiterchips 2 mit freiliegenden Kontaktanschluss flächen zum Drahtbonden - hier als Bondkontaktflächen 4 be zeichnet - und einem abgedeckten Bereich. Gleiche Teile wie in den Fig. 1 und 2 sind mit gleichen Bezugszeichen verse hen und werden teilweise nicht mehrfach erläutert. Der rechte Ausschnitt des Halbleiterchips 2 ist dabei wiederum mit einer Polymerabdeckung 8 versehen, die eine elektrische Isolierung der in Fig. 4 teilweise freiliegenden Testkontaktflächen 6 sicherstellt. Dieser Standard-Produktchip mit den maskierten inneren Testkontaktflächen 6 kann mit bekannter Bonddraht- Verbindungstechnik mit einer Umverdrahtungsplatte versehen und anschließend zu elektronischen Bauteilen weiter verarbei tet werden.Furthermore, FIG. 3 shows a schematic basic illustration of a semiconductor chip 2 with exposed contact connection areas for wire bonding - here referred to as bond contact areas 4 - and a covered area. The same parts as in FIGS. 1 and 2 are hen with the same reference numerals and are sometimes not explained several times. The right section of the semiconductor chip 2 is in turn provided with a polymer cover 8 , which ensures electrical insulation of the test contact surfaces 6 , which are partially exposed in FIG. 4. This standard product chip with the masked inner test contact surfaces 6 can be provided with a rewiring plate using known bond wire connection technology and can then be further processed into electronic components.
Schließlich zeigt die Fig. 4 eine schematische Prinzipdar stellung des Halbleiterchips 2 entsprechend Fig. 3 mit teil weise abgedeckten Kontaktanschlussflächen zur Bildung von Flip-Chip-Kontakten. Diese durch die Polymerabdeckung 8 frei gelassenen Testkontaktflächen 6 im Flip Chip Design dienen wiederum zu Emulationszwecken oder dergleichen, können jedoch auch beim Produktchip Verwendung finden, wenn bspw. auf ein zelne Chipmodule zugegriffen werden soll.Finally, FIG. 4 shows a schematic illustration of the principle of the semiconductor chip 2 corresponding to FIG. 3 with partially covered contact connection areas for forming flip-chip contacts. These test contact surfaces 6 in the flip chip design, which are left free by the polymer cover 8, are in turn used for emulation purposes or the like, but can also be used in the product chip if, for example, an individual chip module is to be accessed.
Wie bereits anhand der Fig. 1 bis 4 erkennbar wurde, sind im Herstellungsprozess der Halbleiterwafer nur minimale Modi fikationen notwendig, um von einem Emulationschip mit kleinen Testkontaktflächen 6 im Flip Chip Design mit seinen teilweise abgedeckten Bondkontaktflächen 4 zur Fertigung von Standard- Produktchips umzuschalten. Im Wesentlichen sind nur die Be reiche, die von der Polymerabdeckung 8 zu beschichten sind, zu verändern. As was already apparent from FIGS . 1 to 4, only minimal modifications are necessary in the manufacturing process of the semiconductor wafers in order to switch from an emulation chip with small test contact surfaces 6 in the flip chip design with its partially covered bond contact surfaces 4 for the production of standard product chips. Essentially, only the areas to be coated by the polymer cover 8 are to be changed.
22
Halbleiterchip
Semiconductor chip
44
Bondkontaktflächen (Kontaktanschlussflächen)
Bond contact surfaces (contact connection surfaces)
66
Testkontaktflächen (Kontaktanschlussflächen)
Test contact areas (contact connection areas)
88th
Polymerabdeckung
polymer cover
Claims (15)
- - Bereitstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterchips (2) und dazwischen vorgesehenen Sägespurbereichen,
- - teilweises Maskieren von Kontaktanschlussflächen (4, 6) mit einer isolierenden Beschichtung zur Bil dung von Flip-Chip-Kontaktflächen (6),
- - Beschichtung der Flip-Chip-Kontaktflächen (6) mit Kontakthöckern,
- - Vereinzeln des Halbleiterwafers zu Halbleiterchips (2),
- - Montage von wenigstens einem Halbleiterchip (2) und Zusammenbau zu einem elektronischen Bauteil.
- - Providing a semiconductor wafer with semiconductor chips ( 2 ) arranged in rows and columns and saw track areas provided between them,
- - Partial masking of contact pads ( 4 , 6 ) with an insulating coating for forming flip-chip contact areas ( 6 ),
- - coating the flip-chip contact areas ( 6 ) with contact bumps,
- - Separating the semiconductor wafer into semiconductor chips ( 2 ),
- - Assembly of at least one semiconductor chip ( 2 ) and assembly to form an electronic component.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10139986A DE10139986A1 (en) | 2001-08-22 | 2001-08-22 | Electronic component comprises a semiconductor chip having an active front side with semiconductor structures and a passive rear side without semiconductor structures |
Applications Claiming Priority (1)
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DE10139986A DE10139986A1 (en) | 2001-08-22 | 2001-08-22 | Electronic component comprises a semiconductor chip having an active front side with semiconductor structures and a passive rear side without semiconductor structures |
Publications (1)
Publication Number | Publication Date |
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DE10139986A1 true DE10139986A1 (en) | 2002-11-14 |
Family
ID=7695471
Family Applications (1)
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Country Status (1)
Country | Link |
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DE (1) | DE10139986A1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6048753A (en) * | 1996-04-02 | 2000-04-11 | Micron Technology, Inc. | Standardized bonding location process and apparatus |
US6204074B1 (en) * | 1995-01-09 | 2001-03-20 | International Business Machines Corporation | Chip design process for wire bond and flip-chip package |
WO2001035462A1 (en) * | 1999-11-05 | 2001-05-17 | Atmel Corporation | Metal redistribution layer having solderable pads and wire bondable pads |
US6891745B2 (en) * | 2002-11-08 | 2005-05-10 | Taiwan Semiconductor Manufacturing Company | Design concept for SRAM read margin |
-
2001
- 2001-08-22 DE DE10139986A patent/DE10139986A1/en not_active Ceased
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204074B1 (en) * | 1995-01-09 | 2001-03-20 | International Business Machines Corporation | Chip design process for wire bond and flip-chip package |
US6048753A (en) * | 1996-04-02 | 2000-04-11 | Micron Technology, Inc. | Standardized bonding location process and apparatus |
WO2001035462A1 (en) * | 1999-11-05 | 2001-05-17 | Atmel Corporation | Metal redistribution layer having solderable pads and wire bondable pads |
US6891745B2 (en) * | 2002-11-08 | 2005-05-10 | Taiwan Semiconductor Manufacturing Company | Design concept for SRAM read margin |
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