DE10137697C2

DE10137697C2 - Test device for an integrated circuit arrangement

Info

Publication number: DE10137697C2
Application number: DE2001137697
Authority: DE
Inventors: Alan Morgan; Helmut Fischer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-08-01
Filing date: 2001-08-01
Publication date: 2003-06-18
Anticipated expiration: 2021-08-02
Also published as: DE10137697A1

Description

Die Erfindung betrifft Testeinrichtungen zum Prüfen des elektri schen Verhaltens ausgewählter Strukturen, die Teile einer auf ei nem Substrat integrierten Schaltungsanordnung darstellen, gemäß dem Oberbegriff des Patentanspruchs 1. Testeinrichtungen dieser Gattung sind aus DE 199 51 541 C1 und aus DE 195 36 226 A1 bekannt.The invention relates to test devices for checking the electri behavior of selected structures that are part of an represent integrated circuit arrangement according to the preamble of claim 1. Test facilities of this Genus are known from DE 199 51 541 C1 and from DE 195 36 226 A1.

Um das Betriebsverhalten einzelner Nutzschaltungen in einer inte grierten Schaltungsanordnungen zu prüfen, ist es üblich, geeignete Testsignale an die Eingänge der betreffenden Nutzschaltungen zu legen und die daraufhin an den Ausgängen der Nutzschaltungen er scheinenden Antwortsignale in einer jeweils zugeordneten Auswerte schaltung zu analysieren. Die Analyse erfolgt üblicherweise durch Vergleich des gefühlten Ist-Antwortsignals mit einem Soll-Antwort signal, das für die betreffende Nutzschaltung vorgegeben ist. Das Vergleichsergebnis zeigt somit die absolute Abweichung des tat sächlichen Verhaltens der betreffenden Nutzschaltung von ihrem Soll-Verhalten an.In order to determine the operating behavior of individual useful circuits in an inte It is common to test suitable circuit configurations, suitable Test signals to the inputs of the relevant useful circuits put and then he at the outputs of the useful circuits seeming response signals in a respectively assigned evaluation to analyze circuit. The analysis is usually done by Comparison of the perceived actual response signal with a target response signal that is specified for the relevant useful circuit. The The comparison result thus shows the absolute deviation of the tat neuter behavior of the relevant useful circuit from its Target behavior.

Ein in der vorstehend beschriebenen Weise erhaltenes Vergleichser gebnis ist global für die betreffende Nutzschaltung und erlaubt nur in seltenen Fällen genaue Rückschlüsse auf die eigentlichen Quellen einer festgestellten Abweichung. Eine Nutzschaltung be steht zumeist aus vielen Komponenten und kann auch mit Komponenten anderer Nutzschaltungen vernetzt sein. Eine Fehlfunktion einer Nutzschaltung kann daher rühren, daß irgendeine oder mehrere die ser Komponenten vom gewünschten Verhalten abweicht. Die genaue Quelle einer Fehlfunktion einer Nutzschaltung ließe sich also da durch herausfinden, daß man das elektrische Verhalten jeder betei ligten Komponente absolut für sich prüft. Ein entsprechendes Prüf verfahren zum Eingrenzen von Fehlerquellen ist langwierig oder er fordert umfangreiches Test-Equipment.A comparator obtained in the manner described above result is global for the relevant user circuit and allowed only in rare cases can exact conclusions be drawn about the actual Sources of a deviation found. A useful circuit be usually consists of many components and can also work with components other useful circuits can be networked. A malfunction of one Usage circuitry may therefore result from any one or more of the components deviate from the desired behavior. The exact The source of a malfunction of a useful circuit could therefore be there by finding out that everyone is doing the electrical behavior components checked absolutely for themselves. A corresponding test procedure for isolating sources of error is lengthy or it requires extensive test equipment.

Die aus den eingangs erwähnten Veröffentlichungen DE 199 51 541 C1 und DE 195 36 226 A1 bekannten Testeinrichtungen sind dazu ausge legt, u. a. zur Verkürzung der Testzeit mehrere Schaltungsstruktu ren, die gleichartige oder gleiche Schaltkreise oder Blöcke als Nutzschaltungen in einer integrierten Schaltungsanordnung bilden, gleichzeitig zu prüfen, wobei die Prüfung zeigen soll, ob die ein zelnen Strukturen jeweils absolut für sich fehlerfrei funktionie ren. Ein dort durchgeführter Vergleich der Testsignalantworten soll lediglich verifizieren, ob oder inwieweit eine als fehlerfrei erkannte Testsignalantwort pauschal für alle beteiligten Test objekte gelten darf oder nicht. Zur Erkennung der Fehlerfreiheit sind in den bekannten Testeinrichtungen Maßnahmen getroffen für einen Vergleich zumindest einer der Testsignalantworten zusätzlich mit der erwünschten Soll-Antwort (bzw. Vergleichsvektor).The publications DE 199 51 541 C1 mentioned in the introduction and DE 195 36 226 A1 known test facilities are out puts u. a. several circuit structures to shorten the test time ren, the same or the same circuits or blocks as Form useful circuits in an integrated circuit arrangement, to be checked at the same time, the check being intended to show whether the one individual structures function absolutely faultless ren. A comparison of the test signal responses carried out there is only intended to verify whether or to what extent one is error-free recognized test signal response for all involved test objects may or may not apply. To detect the absence of errors measures have been taken in the known test facilities a comparison of at least one of the test signal responses additionally with the desired target response (or comparison vector).

Der Zeit- oder Apparateaufwand für den Test integrierter Schal tungsanordnungen wird geringer, wenn man die Prüfung auf bestimmte Fehlerquellen konzentriert, die erwartungsgemäß häufig verantwort lich für das Fehlverhalten von Nutzschaltungen in integrierten Schaltungsanordnungen sind. Die Aufgabe der Erfindung besteht in der Schaffung einer Testeinrichtung zur Durchführung einer solchen zielgerichteten Prüfung.The time or equipment required for testing integrated scarves Arrangements become less if you check for certain Sources of error concentrated, which, as expected, are often responsible Lich for the malfunction of useful circuits in integrated Circuit arrangements are. The object of the invention is the creation of a test facility for carrying out such targeted testing.

Die gestellte Aufgabe wird erfindungsgemäß durch die im Patentan spruch 1 genannten Merkmale gelöst. Gegenstand der Erfindung ist demnach eine Testeinrichtung zum Prüfen des elektrischen Verhal tens ausgewählter Strukturen, die Teile einer auf einem Substrat integrierten Schaltungsanordnung darstellen, wobei die Testein richtung eine Anschlußeinrichtung zum Anlegen eines gemeinsamen Testsignals an Testsignaleingänge der ausgewählten Strukturen und eine Auswerteschaltung enthält, die mit Testausgängen der ausge wählten Strukturen verbunden ist, um die Testsignalantworten die ser Strukturen miteinander zu vergleichen und ein das Vergleichs ergebnis anzeigendes Signal zu liefern. Erfindungsgemäß sind die mit der Auswerteschaltung verbundenen Strukturen zwei Strukturen, die gleiches Verhalten zeigen sollen, sich aber voneinander unter scheiden in mindestens einem der folgenden Merkmale:
The object is achieved by the features mentioned in patent claim 1. The invention accordingly relates to a test device for checking the electrical behavior of selected structures which form parts of a circuit arrangement integrated on a substrate, the test device including a connection device for applying a common test signal to test signal inputs of the selected structures and an evaluation circuit which has test outputs of the selected structures is connected in order to compare the test signal responses of these structures with one another and to deliver a signal indicating the comparison result. According to the invention, the structures connected to the evaluation circuit are two structures which are intended to show the same behavior, but differ from one another in at least one of the following features:

a) site-specific environmental influences,
b) history of manufacture,
c) material composition,
d) geometry,
e) spatial orientation.

Die Erfindung beruht auf der Erkenntnis, daß Fehlfunktionen in integrierten Schaltungsanordnungen ihre Ursache häufig in einem ungenauen "Matching" von Schaltungsteilen haben. Diesem Matching, d. h. der Verhaltensgleichheit einzelner Komponenten oder Schal tungsteile, kommt insbesondere bei analogen oder zeitkritischen Schaltungsteilen große Bedeutung zu. Bekannte Beispiele analoger Nutzschaltungen, bei denen exaktes Matching besonders wichtig ist, sind Differenzverstärker oder Stromspiegel. Hier ist gefordert, daß die Verstärkungskennlinien verschiedener Transistoren oder Schaltungszweige einander gleich sind. Aber auch für digitale Schaltungen kann ein genaues Matching notwendig sein, insbesondere wo es gefordert ist, gleiche Laufzeiten bzw. Verzögerungen in ver schiedenen Signalpfaden vorzusehen. Die erfindungsgemäße Testein richtung ist ein Mittel zum Prüfen des Matchings und schafft somit die Möglichkeit, spezielle Fehlerquellen direkt aufzuspüren.The invention is based on the knowledge that malfunctions in integrated circuit arrangements often cause in one have inaccurate matching of circuit parts. This matching, d. H. the identical behavior of individual components or scarf parts, especially for analog or time-critical ones Circuit parts of great importance. Known examples of analog Useful circuits in which exact matching is particularly important are differential amplifiers or current mirrors. Here it is required that the gain characteristics of different transistors or Circuit branches are the same as each other. But also for digital Circuits may need to be matched, in particular where it is required to have the same terms or delays in ver provide different signal paths. The test stone according to the invention Direction is a means of checking the matching and thus creates the opportunity to track down specific sources of error directly.

Matching-Fehler können auftreten, wenn Strukturen, die Verhaltens gleichheit zeigen sollten, unterschiedlichen Umgebungseinflüssen während des Betriebs ausgesetzt sind. Zu solchen Umgebungseinflüs sen gehören z. B. Temperatureinflüsse benachbarter Schaltungsteile. Das heißt, zwei Strukturen, deren körperliche Merkmale (sowohl stofflich als auch geometrisch) völlig gleich sind, können im Be trieb unterschiedliches Verhalten zeigen, wenn ihre Nachbarstruk turen unterschiedlich verlustreich und somit unterschiedlich wär meerzeugend sind. Die Gefahr oder Wahrscheinlichkeit, daß Struktu ren unterschiedliche Umgebungseinflüsse erfahren, ist häufig auch groß, wenn die Strukturen weit voneinander entfernt liegen. Bei Kenntnis des Layouts einer integrierten Schaltung ist auch bekannt oder vorhersagbar, wo für Strukturen, die sich gleich verhalten sollten, eventuell unterschiedliche Umgebungseinflüsse herrschen könnten und somit ein Matching-Test ratsam ist. Matching errors can occur when structures that are behavioral should show equality, different environmental influences exposed during operation. Such environmental influences sen include z. B. temperature influences of adjacent circuit parts. That is, two structures whose physical characteristics (both materially as well as geometrically) are completely the same, in Be urged to show different behavior when their neighboring structure different lossy and therefore different are sea-generating. The danger or probability that struktu experiencing different environmental influences is often too large if the structures are far apart. at Knowledge of the layout of an integrated circuit is also known or predictable where for structures that behave the same should have different environmental influences and a matching test is advisable.

Matching-Fehler können auch dann auftreten, wenn sich die Struktu ren, die gleiches Verhalten zeigen sollten, in körperlichen Merk malen voneinander unterscheiden. Solche Unterschiede sind häufig unvermeidbar und bedingt durch das Design und/oder das Herstel lungsverfahren und/oder durch Zwänge im Layout einer integrierten Schaltungsanordnung. So werden z. B. Elemente von Strukturen, die gleiches Zeitverhalten oder gleiches Verstärkungsverhalten haben sollen, aber an unterschiedlich starke Lasten angeschlossen sind, in Stromflußrichtung unterschiedlich breit bemessen. Hierdurch können sich ungewollte Matching-Fehler einschleichen, z. B. dann, wenn die unterschiedliche Breitenbemessung auch zu unterschiedli chen parasitären Kapazitäten oder Induktivitäten führt oder wenn die während eines Dotierungsvorgangs erzielte Dotierungsdichte nicht in linearer Beziehung zur Flächenabmessung steht. Des weite ren kann es vorkommen, daß Strukturen, die gleiches Verhaltens zeigen sollen, in unterschiedlicher stofflicher Zusammensetzung und/oder in unterschiedlichen Stadien des Herstellungsprozesses gebildet werden. Häufig kommt es auch vor, daß Strukturen, die gleiches Verhalten zeigen sollten, layoutbedingt unterschiedliche Geometrie oder räumliche Orientierung haben. Auch hierdurch können Matching-Fehler auftreten.Matching errors can also occur if the structure is different in physical notices that should show the same behavior paint distinguish from each other. Such differences are common unavoidable and due to the design and / or the manufacturer development process and / or due to constraints in the layout of an integrated Circuitry. So z. B. Elements of structures that have the same time behavior or the same gain behavior but are connected to loads of different strengths, dimensioned differently in the direction of current flow. hereby unwanted matching errors can creep in, e.g. B. then if the different width dimensions are too different Chen leads parasitic capacitances or inductors or if the doping density achieved during a doping process is not linearly related to the area dimension. The far It can happen that structures that have the same behavior should show, in different material composition and / or in different stages of the manufacturing process be formed. It also often happens that structures that should show the same behavior, due to the layout different Have geometry or spatial orientation. This also allows Matching errors occur.

Da die erfindungsgemäße Testeinrichtung gezielt auf Strukturpaare abgestimmt ist, die den vorstehend geschilderten Ursachen von eventuellen Matching-Fehlern ausgesetzt sind, vermindert sich der Testaufwand.Since the test device according to the invention is aimed specifically at structure pairs is matched to the causes of are exposed to possible matching errors, the Test effort.

Besondere Ausgestaltungen der Erfindung sind in den Unteransprü chen gekennzeichnet. Vorzugsweise sind die Auswerteschaltung und die zugehörigen Anschlußverbindungen einer erfindungsgemäßen Testeinrichtung ganz oder teilweise auf dem selben Substrat inte griert wie Nutzschaltungen.Special embodiments of the invention are in the dependent claims Chen marked. The evaluation circuit and are preferably the associated connection connections of an inventive Test device wholly or partially on the same substrate inte grows like useful circuits.

Ein Einfluß der räumlichen Orientierung einer Struktur auf das elektrische Verhalten ist besonders dann zu befürchten, wenn bei der Herstellung die Implantationstechnik angewandt wird. Implantationsschritte, wie sie z. B. bei der Transistor fertigung üblich sind, werden häufig unter schrägem Winkel ausgeführt, um zu verhindern, daß die eingestrahlten Teilchen zu tief in das Objekt eindringen oder durch die zu behan delnde kristalline Schicht hindurchfliegen (Channeling-Ef fekt). Als Konsequenz der schrägen Einstrahlung verhalten sich z. B. verschieden orientierte Transistoren unterschied lich, je nachdem, in welche Richtung der Kanalstrom bezüglich der schrägen Implantationsrichtung fließt. Ein besonders häu figer Fall unterschiedlicher Orientierung sind spiegelbild lich zueinander angeordnete Strukturen. Dementsprechend ist eine besondere Ausführungsform der Erfindung dadurch gekenn zeichnet, daß die für einen Matching-Test ausgewählten Struk turen zwei Strukturen spiegelbildlicher Geometrie sind.An influence of the spatial orientation of a structure on the electrical behavior is particularly to be feared when the implantation technique is used during manufacture becomes. Implantation steps, such as B. in the transistor manufacturing are common, are often at an oblique angle carried out to prevent the irradiated particles to penetrate too deep into the object or to act through it flying crystalline layer (channeling ef effect). Behave as a consequence of the oblique radiation z. B. differently oriented transistors Lich, depending on the direction in which the channel current the oblique direction of implantation flows. A particularly skin cases of different orientations are mirror images Structures arranged to each other. Is accordingly characterized a special embodiment of the invention thereby records that the structure selected for a matching test structures are two structures of mirror-image geometry.

Ist ein Matching-Test erwünscht für Paare von Strukturen, die sich körperlich (also stofflich oder geometrisch) unterschei den, wird es meist genügen, für den Test nur ein repräsenta tives Paar auszuwählen. Hierzu kann geeignetes Paar der in den Nutzschaltungen enthaltenen Strukturen direkt verwendet werden. Kleine Strukturen in den vorhandenen Nutzschaltungen sind jedoch nur schwer meßtechnisch zu erfassen, und für die Durchführung eines unmittelbaren Matching-Tests an diesen Strukturen sind aufwändige Eingriffe und Präparationsmaßnah men an den Nutzschaltungen selbst erforderlich. Um die damit verbundenen Probleme zu vermeiden, ist eine vorteilhafte Aus führungsform der erfindungsgemäßen Testeinrichtung dadurch gekennzeichnet, daß gesonderte Teststrukturen, die gleich oder ähnlich einem zu testenden Strukturpaar der Nutzschal tungen sind, gleichsam als "Stellvertreter" auf dem selben Substrat wie die Nutzschaltungen integriert sind. Diese Stellvertreter-Strukturen sind dann diejenigen, denen das Testsignal angelegt wird und deren Testsignalantworten von der Auswerteschaltung analysiert werden.A matching test is desirable for pairs of structures that differ physically (i.e. materially or geometrically) it will usually suffice for the test only one representative tive pair to choose. Suitable pair of the in the structures contained in the useful circuits are used directly become. Small structures in the existing user circuits are, however, difficult to measure and for Perform an immediate matching test on them Structures are complex interventions and preparation measures men on the useful circuits themselves. For that with it Avoiding related problems is an advantageous way out leadership form of the test device according to the invention characterized that separate test structures that are the same or similar to a structure pair of the useful scarf to be tested are, as it were, "representatives" on the same Substrate as the useful circuits are integrated. This Representative structures are then those to whom that Test signal is created and their test signal responses from the evaluation circuit can be analyzed.

Bei der Massenfertigung von integrierten Schaltungen wird meist eine Vielzahl gleichartiger Schaltungen oder elektrischer Baugruppen auf einem Wafer integriert, der nach Ab schluß der Integrationsschritte einem erfindungsgemäßen Mat ching-Test unterworfen werden kann, bevor er in die einzelnen "Chips" zerteilt wird. Das Zerteilen erfolgt mittels Ätzen von Kerben entlang vorgesehener Trenn- oder "Kerf"-Bereiche, deren Flächengröße ausreichen kann, um Schaltungsstrukturen aufzunehmen. In vorteilhafter Ausführungsform der Erfindung sind zumindest Teile der Testeinrichtung, z. B. der Auswerte schaltung(en) und/oder der erwähnten Stellvertreter-Struktu ren, an Orten innerhalb dieser Kerf-Bereiche integriert, so daß sie keine Chipfläche beanspruchen.In the mass production of integrated circuits usually a variety of similar circuits or electrical Assemblies integrated on a wafer, which according to Ab conclusion of the integration steps of a mat according to the invention Ching test can be submitted before entering the individual "Chips" is divided. The division takes place by means of etching notches along designated separation or "kerf" areas, whose area size can be sufficient to circuit structures take. In an advantageous embodiment of the invention are at least parts of the test facility, e.g. B. the evaluations circuit (s) and / or the deputy structure mentioned ren, integrated in places within these Kerf areas, so that they do not take up any chip area.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand einer Zeichnungsfigur erläutert, die das Schaltbild einer Testeinrichtung zur Durchführung eines Matching-Tests hin sichtlich des Zeitverhaltens zweier spiegelbildlicher Struk turen einer integrierten Schaltungsanordnung zeigt. Rechts neben dem Schaltbild sind über einer gemeinsamen Zeitachse die Wellenformen von Signalen dargestellt, die an verschie denen Punkten der Testeinrichtung erscheinen.An embodiment of the invention is described below a drawing figure explains the circuit diagram of a Test facility for performing a matching test visually the time behavior of two mirror-image structures tures of an integrated circuit arrangement shows. Right next to the schematic are over a common timeline shows the waveforms of signals that differ points of the test facility appear.

Die gezeigte Testeinrichtung enthält zwei schematisch darge stellte Teststrukturen 11 und 12, die zusammen mit Nutzschal tungen (nicht dargestellt) auf einem gemeinsamen Substrat in tegriert sind. Die beiden Teststrukturen 11 und 12 entspre chen zwei Strukturen, die in den Nutzschaltungen (einfach oder mehrfach) vorkommen und dort trotz ihrer spiegelbildli chen Geometrie gleiches Zeitverhalten haben sollten. Um fest zustellen, ob damit zu rechnen ist, daß diese Gleichheit wirklich besteht, werden die Eingänge der beiden Teststruk turen mit dem Ausgang eines Testsignalgebers 13 verbunden, der ein Testsignal TS in Form einer Sprungfunktion liefert. An den Ausgängen A1 und A2 der Teststrukturen 11 und 12 er scheint Antwort auf das Testsignal mehr oder weniger verzö gert, abhängig vom Zeitverhalten dieser Strukturen. In der Figur ist der Fall dargestellt, daß A1 um eine Differenz τ mehr verzögert ist als A2. The test device shown contains two schematically illustrated test structures 11 and 12 , which are integrated together with useful circuits (not shown) on a common substrate. The two test structures 11 and 12 correspond to two structures that occur in the useful circuits (single or multiple) and should have the same timing behavior despite their mirror-image geometry. In order to determine whether this equality is to be expected, the inputs of the two test structures are connected to the output of a test signal generator 13 , which supplies a test signal TS in the form of a step function. At outputs A1 and A2 of test structures 11 and 12 , the response to the test signal appears to be more or less delayed, depending on the timing of these structures. The figure shows the case in which A1 is delayed by a difference τ more than A2.

Die beiden Testsignalantworten A1 und A2 werden den Eingängen eines Exklusiv-ODER-Gatters (XOR-Gatter) 20 angelegt, dessen Ausgang B einen Impuls der Dauer τ liefert, welcher jeweils einem ersten Eingang zweier UND-Gatter 31 und 32 zugeführt ist. Das UND-Gatter 32 empfängt an seinem zweiten Eingang die Testsignalantwort A2 von der Struktur 12 und liefert an sei nem Ausgang C2 den Impuls der Dauer τ. Ein nachgeschalteter Integrator 42 liefert an seinem Ausgang D2 das zeitliche In tegral dieses Impulses, also einen Spannungswert, der von Null auf einen Wert ansteigt, welcher proportional zu τ ist. Dieses Spannungssignal gelangt zum negativen Eingang eines Differenzverstärkers 50. Das UND-Gatter 31 empfängt an seinem zweiten Eingang die Testsignalantwort A1 von der Struktur 11, und ein nachgeschalteter Integrator 41 liefert an seinem D1 den gleichbleibenden Spannungswert Null, der zum positiven Eingang des Differenzverstärkers 50 gelangt.The two test signal responses A1 and A2 are applied to the inputs of an exclusive OR gate (XOR gate) 20 , the output B of which supplies a pulse of the duration τ, which is in each case supplied to a first input of two AND gates 31 and 32 . The AND gate 32 receives the test signal response A2 from the structure 12 at its second input and supplies the pulse of the duration τ to its output C2. A downstream integrator 42 supplies at its output D2 the temporal integral of this pulse, that is to say a voltage value which increases from zero to a value which is proportional to τ. This voltage signal reaches the negative input of a differential amplifier 50 . The AND gate 31 receives the test signal response A1 from the structure 11 at its second input, and a downstream integrator 41 supplies at its D1 the constant voltage value zero, which reaches the positive input of the differential amplifier 50 .

Am Ausgang E des Differenzverstärkers 50 erscheint somit eine negative Spannung, deren Amplitude proportional zu τ ist. Falls die Testsignalantwort A2 der Struktur 12 mehr verzögert ist als die Testsignalantwort A1 der Struktur 11, erscheint am Ausgang E des Differenzverstärkers 50 eine positive Span nung, deren Amplitude proportional der betreffenden Verzöge rungsdifferenz ist. Sind beide Testsignalantworten A1 und A2 gleich verzögert, wie es dem Sollverhalten der von den Test strukturen 11 und 12 vertretenen Strukturen in den Nutzschal tungen entspricht, bleibt das Ausgangssignal E des Differenz verstärkers 50 auf Null. Das Ausgangssignal E der Testein richtung zeigt also die Richtung und den Betrag des "Mat ching"-Fehlers an.A negative voltage thus appears at the output E of the differential amplifier 50 , the amplitude of which is proportional to τ. If the test signal response A2 of the structure 12 is delayed more than the test signal response A1 of the structure 11 , a positive voltage appears at the output E of the differential amplifier 50 , the amplitude of which is proportional to the difference in delay in question. If both test signal responses A1 and A2 are delayed equally, as it corresponds to the target behavior of the structures represented by the test structures 11 and 12 in the useful circuits, the output signal E of the differential amplifier 50 remains at zero. The output signal E of the test device thus indicates the direction and the amount of the "mat ching" error.

Die beiden Teststrukturen 11 und 12 können Nachbildungen be liebiger Strukturpaare sein, die in den Nutzschaltungen vor kommen und deren Matching in Frage steht. Die aus den Elemen ten 20 bis 50 bestehende Auswerteschaltung gemäß der Zeich nungsfigur und auch das vom Testsignalgeber 13 gelieferte Sprungsignal TS sind nur ein Beispiel, geeignet speziell für den Fall, daß der Matching-Test das relative Zeitverhalten des Strukturpaars offenbaren soll. Ist das Teststrukturpaar z. B. ein Feldeffekt-Transistorpaar, dann kann der Spannungs sprung TS auf den Draineingang beider Transistoren gelegt werden, deren Gateelektroden auf dem gleichen Potential gehalten sind und an deren Sourceelektroden die Testsignal antworten A1 und A2 abgeleitet werden.The two test structures 11 and 12 can be replicas of any structure pairs that occur in the useful circuits and whose matching is in question. The evaluation circuit consisting of the elements 20 to 50 according to the drawing figure and also the jump signal TS supplied by the test signal generator 13 are only one example, particularly suitable for the case that the matching test should reveal the relative time behavior of the structure pair. Is the pair of test structures e.g. B. a field-effect transistor pair, then the voltage jump TS can be placed on the drain input of both transistors, the gate electrodes are kept at the same potential and the test electrodes respond to the source signal A1 and A2 are derived.

Die Erfindung ist natürlich nicht beschränkt auf die Untersu chung des Zeitverhaltens. Soll sich der durchzuführende Mat ching-Test auf andere Charakteristiken wie z. B. den Verstär kungsfaktor oder die Amplitudendämpfung beziehen, dann wird die Auswerteschaltung dementsprechend anders auszulegen sein, um anhand irgendeines geeigneten Testsignals Abweichungen zwischen den verglichenen Strukturen festzustellen und anzu zeigen. Einem Fachmann auf dem Gebiet der Schaltungsprüfung ist es ohne weiteres möglich, hierzu geeignete Auswerteschal tungen und Testsignale zu entwerfen. The invention is of course not limited to the Untersu time behavior. Should the mat Ching test for other characteristics such as B. the amplifier kung factor or the amplitude damping, then the evaluation circuit must accordingly be interpreted differently, to detect deviations based on any suitable test signal between the structures compared and to determine demonstrate. A specialist in the field of circuit testing it is easily possible to use a suitable evaluation scarf design and test signals.

LIST OF REFERENCE NUMBERS

1111

, .

1212

Teststrukturen
test structures

2020

Exklusiv-ODER-Gatter
Exclusive-OR gate

3131

, .

3232

UND-Gatter
AND gate

4141

, .

4242

Integratoren
integrators

5050

Differenzverstärker
differential amplifier

Claims

1. Test device for checking the electrical behavior of selected structures ( 11 , 12 ), which are parts of a circuit arrangement integrated on a substrate, with a connection device for applying a common test signal (TS) to test signal inputs of the selected structures ( 11 , 12 ) and with one Evaluation circuit ( 20-50 ), which is connected to test outputs (A1, A2) of the selected structures ( 11 , 12 ), in order to compare the test signal responses of these structures with one another and to deliver a signal indicating the comparison result, characterized in that the with Structures ( 11 , 12 ) connected to the evaluation circuit ( 20-50 ) are two structures which are intended to show the same behavior, but differ from one another in at least one of the following features:

2. Test device according to claim 1, characterized in that the evaluation circuit ( 20-50 ) is integrated on the same substrate as the useful circuits.

3. Test device according to claim 1 or 2, characterized in that the two structures ( 11 , 12 ) connected to the evaluation circuit ( 20-50 ) are two structures of mirror-image geometry.

4. Test device according to one of the preceding claims, characterized in that the two structures ( 11 , 12 ) connected to the evaluation circuit ( 20-50 ) are two representative structures which are separate from the useful circuits of the integrated circuit arrangement on the same substrate as the Useful circuits are integrated and each of which is representative of a structure contained in the useful circuits.

5. Test device according to claim 4, characterized in that the representative structures ( 11 , 12 ) are at least partially integrated at locations within kerf areas of the substrate.

6. Test device according to one of the preceding claims, characterized in that the evaluation circuit ( 20-50 ) is at least partially integrated at locations within kerf areas of the substrate.