DE10136338A1

DE10136338A1 - Delay circuit has a number of delay elements and a control unit that deactivates the delay elements that are not required in order to achieve the predefined delay period

Info

Publication number: DE10136338A1
Application number: DE10136338A
Authority: DE
Inventors: Ullrich Menczigar; Patrick Heyne
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-26
Filing date: 2001-07-26
Publication date: 2003-02-20

Abstract

The delay circuit (100) has a number of delay elements (DEL) and a control unit that deactivates the delay elements that are not required in order to achieve the predefined delay period. Each delay element has an activation input (EN) for receiving a control signal from the control unit to activate or deactivate the delay element.

Description

Die vorliegende Erfindung bezieht sich auf Verzögerungsschaltungen, und insbesondere auf Verzögerungsschaltungen zum Verzögern eines anliegenden Signals um eine vorbestimmte Verzögerungsdauer. The present invention relates to Delay circuits, and in particular delay circuits for Delaying an applied signal by a predetermined one Delay duration.

Verzögerungsschaltungen, wie z. B. die sogenannte DLL- Schaltung (DLL = Delay Locked Loop = Verzögerungsverriegelungs-Schleife) sind im Stand der Technik bekannt, und werden beispielsweise zur Synchronisation zwischen externen und internen Taktsignalen in elektronischen Bauteilen verwendet. Zur Synchronisation sind ferner sogenannte PLL-Schaltungen (PLL = Phase Locked Loop = Phasenverriegelungs-Schleife) bekannt. Der Nachteil der im Stand der Technik bekannten Verzögerungsschaltungen besteht darin, dass für die Verwendung über einen großen Frequenzbereich die DLL-Schaltungen eine Vielzahl von Verzögerungselementen aufweisen müssen, was insbesondere dahingehend nachteilhaft ist, dass dies insbesondere bei höheren Frequenzen den erforderlichen Leistungsbedarf stark erhöht. Ferner sind solche Verzögerungsschaltungen mit einer Mehrzahl von Verzögerungselemente dann nachteilhaft, wenn sich eine erwünschte Verzögerung bereits unter Einsatz von weniger als der Gesamtzahl der Verzögerungselemente erreichen lässt, so dass auch in diesem Fall unnötigerweise Verzögerungselemente mit Energie versorgt werden, die zur Erzeugung der erwünschten Verzögerung überhaupt nicht erforderlich sind, so dass sich auch in diesem Fall die Leistungsaufnahme der Verzögerungsschaltung unnötig erhöht. Delay circuits, such as. B. the so-called DLL Circuit (DLL = Delay Locked Loop = Delay Locking Loop) are well known in the art for example for synchronization between external and internal clock signals used in electronic components. So-called PLL circuits are also used for synchronization (PLL = phase locked loop = phase locked loop) known. The disadvantage of those known in the prior art Delay circuits is that for use over a large frequency range the DLL circuits Variety of delay elements must have what it is particularly disadvantageous in that this the required power requirement, especially at higher frequencies greatly increased. Such delay circuits are also included a plurality of delay elements then disadvantageous, if a desired delay is already in use less than the total number of delay elements can be achieved, so that even in this case unnecessarily Delay elements are supplied with energy for Not generating the desired delay at all are required, so that the Power consumption of the delay circuit increased unnecessarily.

Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine verbesserte Verzögerungsschaltung zu schaffen, bei der der Leistungsverbrauch auf den für die zu erzielende Verzögerung tatsächlich benötigten Leistungsverbrauch reduziert werden kann. Based on this prior art, the present Invention based on the object, an improved To create a delay circuit in which the power consumption on the actual delay to be achieved required power consumption can be reduced.

Diese Aufgabe wird durch eine Verzögerungsschaltung gemäß Anspruch 1 gelöst. This task is accomplished by a delay circuit Claim 1 solved.

Die vorliegende Erfindung schafft eine Verzögerungsschaltung zum Verzögern eines anliegenden Signals um eine vorbestimmte Verzögerungsdauer, mit
einer Mehrzahl von Verzögerungselementen; und
einer Steuereinheit, die diejenigen Verzögerungselemente deaktiviert, die zum Erreichen der vorbestimmten Verzögerungsdauer nicht erforderlich sind. The present invention provides a delay circuit for delaying an applied signal by a predetermined delay
a plurality of delay elements; and
a control unit that deactivates those delay elements that are not required to achieve the predetermined delay period.

Gemäß der vorliegenden Erfindung umfasst die Verzögerungsschaltung eine Mehrzahl von in Blöcken partionierten Verzögerungselementen, von denen lediglich der Teil aktiviert wird, der zur Erreichung einer erwünschten Verzögerung erforderlich ist. According to the present invention, the Delay circuit a plurality of partitioned in blocks Delay elements, only part of which is activated, necessary to achieve a desired delay is.

Gemäß einem bevorzugten Ausführungsbeispiel findet die vorliegende Erfindung Anwendung in einer DLL-Schaltung, welche in einem großen Frequenzbereich betrieben wird, bei der für niedrige Frequenzen alle Verzögerungsblöcke aktiviert sind, wohingegen für hohe Frequenzen nicht benötigte Blöcke abgeschaltet werden, so dass bei einer solchen DLL-Schaltung, die für einen breiten Frequenzbereich entworfen ist, bei hohen Frequenzen ein niedriger Leistungsverbrauch erhalten wird. According to a preferred embodiment, the present invention application in a DLL circuit, which is operated in a wide frequency range, for which low frequencies all delay blocks are activated whereas blocks not required for high frequencies be switched off, so that with such a DLL circuit, the is designed for a wide frequency range, at high Frequencies a low power consumption is obtained.

Bevorzugte Ausführungsbeispiele der vorliegenden Anmeldung werden nachfolgend anhand der beiliegenden Zeichnungen näher erläutert. Es zeigen: Preferred embodiments of the present application are explained in more detail below with the aid of the accompanying drawings explained. Show it:

Fig. 1 eine schematische Darstellung einer Verzögerungsschaltung gemäß der vorliegenden Erfindung nach einem ersten Ausführungsbeispiel; Figure 1 is a schematic representation of a delay circuit according to the present invention according to a first embodiment.

Fig. 2 eine schematische Darstellung eines beispielhaften Aufbaus eines Verzögerungsblocks aus Fig. 1; und FIG. 2 shows a schematic illustration of an exemplary construction of a delay block from FIG. 1; FIG. and

Fig. 3 eine Synchronisationsschaltung, welche die erfindungsgemäße Verzögerungsschaltung aufweist. Fig. 3 shows a synchronization circuit which has the delay circuit according to the invention.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der erfindungsgemäßen Verzögerungsschaltung 100, die N Verzögerungselemente DEL<0>, DEL<1> . . . DEL<M> . . . DEL<N> umfasst. Fig. 1 shows a first embodiment of the delay circuit 100 according to the invention, the N delay elements DEL <0> DEL <1>. , , DEL <M>. , , DEL <N> includes.

Jedes der Verzögerungselemente DEL<0>, DEL<1>, DEL<M>, DEL<N> umfasst einen Aktivierungseingang EN. Der Aktivierungseingang EN des ersten Verzögerungselements DEL<0> empfängt auf der Aktivierungsleitung 102 beim Betrieb der Verzögerungsschaltung 100 ein konstantes Aktivierungssignal, so dass das Verzögerungselement DEL<0> stets aktiviert ist. Die übrigen Verzögerungselemente DEL<1> . . . DEL<M> . . . DEL<N> empfangen an den Aktivierungseingängen EN ein Aktivierungssignal EN<1:N>, welches auf der Aktivierungsleitung 104 von einer in Fig. 1 nicht dargestellten Steuereinheit bereitgestellt wird. Each of the delay elements DEL <0>, DEL <1>, DEL <M>, DEL <N> comprises an activation input EN. The activation input EN of the first delay element DEL <0> receives a constant activation signal on the activation line 102 during the operation of the delay circuit 100 , so that the delay element DEL <0> is always activated. The remaining delay elements DEL <1>. , , DEL <M>. , , DEL <N> receive an activation signal EN <1: N> at the activation inputs EN, which is provided on the activation line 104 by a control unit, not shown in FIG. 1.

Der Eingang des ersten Verzögerungselements DEL<0> ist mit einer Eingangsleitung 108 verbunden, auf der das zu verzögernde Signal als Eingangssignal EIN anliegt. Die Verzögerungselemente umfassen ferner jeweils einen Signaleingang A, einen Weitergabeausgang B und einen Signalausgang C, wobei die Ausgänge C der Verzögerungselemente mit einer Ausgangsleitung 106 verbunden sind, auf der ein Ausgangssignal TAP_B<0:N> anliegt, welches das um einen vorbestimmten Betrag verzögerte Eingangssignal EIN ist. Durch die Ausgänge C der Verzögerungselemente DEL<0>, . . . DEL<N> werden N Abgriffstellen (TAPs) bereitgestellt. Die Eingänge der Verzögerungselemente DEL<1> . . . DEL<N> sind mit den Weitergabeausgängen B der vorhergehenden Verzögerungselemente verbunden, und empfangen so die von den vorhergehenden Verzögerungselementen verarbeiteten Signale. The input of the first delay element DEL <0> is connected to an input line 108 , on which the signal to be delayed is present as an input signal ON. The delay elements each further comprise a signal input A, a relay output B and a signal output C, the outputs C of the delay elements being connected to an output line 106 on which an output signal TAP_B <0: N> is present, which is the input signal delayed by a predetermined amount Is one. Through the outputs C of the delay elements DEL <0>,. , , DEL <N>, N taps (TAPs) are provided. The inputs of the delay elements DEL <1>. , , DEL <N> are connected to the relay outputs B of the previous delay elements, and thus receive the signals processed by the previous delay elements.

Die Ausgangsleitung 106 ist mit einer Auswahlschaltung MUX verbunden, die auf einer Steuerleitung 110 ein Steuersignal SEL_B<0:N> empfängt, um die Abgriffstelle, also den Ausgang C desjenigen Verzögerungselements auszuwählen, mit dem die erwünschte Verzögerung des Eingangssignals EIN erzeugt wird. Diese Abgriffstelle wird dann über das Steuersignal SEL_B<0:N> und die Auswahlschaltung MUX an die Ausgangsleitung 112 als Ausgangssignal AUS der Verzögerungsschaltung 100 ausgegeben. The output line 106 is connected to a selection circuit MUX, which receives a control signal SEL_B <0: N> on a control line 110 in order to select the tap, that is to say the output C, of the delay element with which the desired delay of the input signal ON is generated. This tap is then output via the control signal SEL_B <0: N> and the selection circuit MUX to the output line 112 as the output signal OFF of the delay circuit 100 .

Die Funktionsweise der erfindungsgemäßen Verzögerungsschaltung ist derart, dass an der Eingangsleitung 108 das Eingangssignal EIN eingegeben wird, welches um eine vorbestimmte Verzögerungsdauer (t_B) zu verzögern ist. Beispielhaft sei angenommen, dass diese Verzögerung beim Verzögerungselement DEL<M> erreicht ist, also am Ausgang C dieses Verzögerungselements das Eingangssignal EIN um die erwünschte Verzögerungsdauer verzögert wurde. Die Steuereinheit, welche später noch näher beschrieben wird, erzeugt ein entsprechendes Steuersignal SEL_B<0:N> auf der Steuerleitung 110, um über die Auswahlschaltung MUX das Ausgangssignal AUS am Ausgang C des Verzögerungselements DEL<M> auf die Ausgangsleitung 112 der Verzögerungsschaltung 100 zu schalten. Gleichzeitig stellt die Steuereinheit fest, dass für die erwünschte Verzögerungsdauer die dem Verzögerungselement DEL<M> nachfolgenden Verzögerungselemente nicht erforderlich sind, und erzeugt daher auf der Aktivierungsleitung 104 entsprechende Ansteuersignale für die Verzögerungselemente DEL<M + 1> bis DEL<N>, mittels denen diese Verzögerungselemente deaktiviert werden, oder wahlweise komplett abgeschaltet werden, um einen unnötigen Leistungsverbrauch durch diese Elemente zu reduzieren oder zu eliminieren. The mode of operation of the delay circuit according to the invention is such that the input signal IN is input on the input line 108 and is to be delayed by a predetermined delay period (t _B ). As an example, it is assumed that this delay has been reached in the delay element DEL <M>, that is to say the input signal ON at the output C of this delay element has been delayed by the desired delay time. The control unit, which will be described in more detail later, generates a corresponding control signal SEL_B <0: N> on the control line 110 in order to use the selection circuit MUX to output the output signal OUT at the output C of the delay element DEL <M> to the output line 112 of the delay circuit 100 turn. At the same time, the control unit determines that the delay elements following the delay element DEL <M> are not required for the desired delay period, and therefore generates corresponding activation signals for the delay elements DEL <M + 1> to DEL <N> on the activation line 104 , by means of which these delay elements are deactivated, or alternatively can be switched off completely in order to reduce or eliminate unnecessary power consumption by these elements.

Die Verzögerungselemente der Verzögerungsschaltung 100 können derart ausgestaltet sein, dass diese entweder die an den Eingängen A anliegenden Signale mit jeweils gleichen Verzögerungen beaufschlagen, oder die Verzögerungselemente können derart ausgestaltet sein, dass diese die am Eingang A anliegenden Signale mit jeweils unterschiedlichen Verzögerungen beaufschlagen, abhängig von der Anwendung. The delay elements of the delay circuit 100 can be designed such that they either apply the same delays to the signals present at the inputs A, or the delay elements can be designed such that they apply different delays to the signals applied to the input A, depending on the application.

In Fig. 1 ist ferner eine Steuerleitung 114 gezeigt, die an einen weiteren, nicht näher bezeichneten Steuereingang jedes Verzögerungselements ein Steuersignal SEL_A<0:K> anlegt, welches nachfolgend noch näher beschrieben wird. In Fig. 1, a control line 114 is also shown attached to one another, unspecified control input of each delay element, a control signal SEL_A <0: K> applies, which is described in more detail below.

Anhand der Fig. 2 wird nachfolgend ein Beispiel für die Realisierung der in Fig. 1 gezeigten Verzögerungselemente DEL<0>, DEL<1> . . . DEL<M> . . . DEL<N> gezeigt. Das in Fig. 2 beispielhaft dargestellte Verzögerungselement umfasst K Verzögerungsglieder UD<0>, UD<1> . . . UD<K - 1>, UD<K>. Die einzelnen Verzögerungsglieder sind seriell verschaltet, und das erste Verzögerungsglied UD<0> hat einen Eingang, der dem Eingang A des zugeordneten Verzögerungselements in Fig. 1 entspricht. Das letzte Verzögerungsglied UD<K> umfasst einen Weitergabeausgang, der dem Weiterausgabeausgang B des zugeordneten Verzögerungselements entspricht. Jedes der Verzögerungsglieder umfasst einen Eingang A', einen Weitergabeausgang B' und einen Ausgang C', wobei die Ausgänge mit der Ausgangsleitung 116, auf der das Ausgangssignal TAP_A<0:K> anliegt, verbunden sind. Mit Ausnahme des ersten Verzögerungsgliedes UD<0> ist bei jedem der übrigen Verzögerungsglieder der Eingang mit dem Weitergabeausgang des vorhergehenden Verzögerungsgliedes verbunden, so dass ähnlich der seriellen Verschaltung der Verzögerungselemente in Fig. 1, die Verzögerungsglieder in Fig. 2 seriell zwischen dem Eingang A und dem Weitergabeausgang B verschaltet sind. Ferner ist eine Auswahlschaltung MUX_A vorgesehen, welche über die Auswahlleitung 114, auf der das Steuersignal SEL_A<0:K> anliegt, einen der Ausgänge der Verzögerungsglieder UD<0>, . . . UD<K> auswählt und an den Ausgang C des zugeordneten Verzögerungselements ausgibt. Anders als bei den Verzögerungselementen umfasst bei den Verzögerungsgliedern gemäß Fig. 2 nur das erste Verzögerungsglied UD<0> einen Aktivierungseingang EN, der das auf der in Fig. 1 gezeigten Steuerleitung 104 geführte Aktivierungssignal EN<1:N> empfängt, um so alle Verzögerungsglieder zu aktivieren oder zu deaktivieren, abhängig vom Zustand des Aktivierungssignals. An example of the implementation of the delay elements DEL <0>, DEL <1> shown in FIG. 1 is given below with reference to FIG. 2. , , DEL <M>. , , DEL <N> shown. The delay element shown by way of example in FIG. 2 comprises K delay elements UD <0>, UD <1>. , , UD <K - 1>, UD <K>. The individual delay elements are connected in series, and the first delay element UD <0> has an input which corresponds to the input A of the assigned delay element in FIG. 1. The last delay element UD <K> comprises a relay output which corresponds to the relay output B of the assigned delay element. Each of the delay elements comprises an input A ', a relay output B' and an output C ', the outputs being connected to the output line 116 on which the output signal TAP_A <0: K> is present. With the exception of the first delay element UD <0>, the input to each of the remaining delay elements is connected to the relay output of the preceding delay element, so that, similar to the serial connection of the delay elements in FIG. 1, the delay elements in FIG. 2 are connected in series between the input A and the relay output B are connected. Furthermore, a selection circuit MUX_A is provided which, via the selection line 114 , on which the control signal SEL_A <0: K> is present, one of the outputs of the delay elements UD <0>,. , , UD <K> selects and outputs to the output C of the assigned delay element. In contrast to the delay elements in the delay elements according to FIG. 2, only the first delay element UD <0> has an activation input EN, which receives the activation signal EN <1: N> carried on the control line 104 shown in FIG. 1, so all delay elements to activate or deactivate, depending on the state of the activation signal.

Die Funktionsweise der Verzögerungsschaltung 100, welche Verzögerungselemente gemäß Fig. 2 verwendet ist derart, dass sich mittels der Verzögerungsglieder gemäß Fig. 2 noch eine feinere Unterteilung der erreichbaren Verzögerungsdauern einstellen lässt, indem zunächst über die Auswahlleitung 110 das Steuersignal SEL_B<0:N> ein Ausgangssignal von einem Verzögerungselement entsprechend einer Grobverzögerung ausgewählt wird, und mittels eines Aktivierungssignals SEL_A<0:K> auf der Steuerleitung 114 eine entsprechende Feinverzögerung durch Auswahl eines verzögerten Signals aus den Verzögerungsgliedern gemäß Fig. 2 erreicht wird. Wird festgestellt, dass eines oder mehrere Verzögerungselemente nicht mehr erforderlich sind, so werden, wie bereits anhand der Fig. 1 beschrieben, diese Verzögerungselemente deaktiviert oder komplett ausgeschaltet. Bei dem Ausführungsbeispiel gemäß Fig. 2 werden dann sämtliche Verzögerungsglieder der zugeordneten Verzögerungselemente deaktiviert bzw. ausgeschaltet. The operation of the delay circuit 100, which delay elements is used according to Fig 2 such that by means of the delay elements of Figure 2 still finer subdivision of the achievable delay times can be set by first through the selection line 110, the control signal SEL_B <0: N>.. A Output signal from a delay element is selected in accordance with a coarse delay, and by means of an activation signal SEL_A <0: K> on the control line 114 a corresponding fine delay is achieved by selecting a delayed signal from the delay elements according to FIG. 2. If it is established that one or more delay elements are no longer required, these delay elements are deactivated or completely switched off, as already described with reference to FIG. 1. In the exemplary embodiment according to FIG. 2, all delay elements of the assigned delay elements are then deactivated or switched off.

Anhand der Fig. 3 wird nachfolgend ein Ausführungsbeispiel für eine Synchronisationsschaltung beschrieben, welche die erfindungsgemäße Verzögerungsschaltung verwendet. Die in Fig. 3 dargestellte Schaltung dient dazu, einen an einer Eingangsleitung 118 anliegenden Eingangstakt TAKT_EIN um eine vorbestimmte Zeitdauer t_B zu verzögern, um an einer Ausgangsleitung 120 einen Ausgangstakt TAKT_AUS zu erhalten, wobei die Synchronität zwischen dem Eingangstakt und dem Ausgangstakt gewährleistet sein soll. In Fig. 3 ist die erfindungsgemäße Verzögerungsschaltung 100 gezeigt, die zwischen einen Empfänger 122 und einem Ausgangstreiber 124 geschaltet ist. Der Eingang des Empfängers 122 ist mit der Eingangsleitung 118 verbunden und empfängt den Eingangstakt TAKT_EIN. Der Ausgang des Ausgangstreibers 124 ist mit der Ausgangsleitung 120 verbunden und gibt das Ausgangssignal TAKT_AUS aus. Der Empfänger 122 stellt an seinem Ausgang auf einer Leitung 126 das Eingangssignal EIN für die Verzögerungsschaltung bereit, die ihrerseits an ihrem Ausgang auf der Leitung 128 das verzögerte Eingangssignal als Ausgangssignal AUS an den Ausgangstreiber 124 bereitstellt. An exemplary embodiment of a synchronization circuit which uses the delay circuit according to the invention is described below with reference to FIG. 3. The circuit shown in FIG. 3 serves to delay an input clock TAKT_EIN present on an input line 118 by a predetermined period of time t _B in order to obtain an output clock TAKT_AUS on an output line 120 , whereby the synchronism between the input clock and the output clock is to be ensured , In Fig. 3, the delay circuit of the invention 100 is shown connected between a receiver 122 and an output driver is switched 124th The input of the receiver 122 is connected to the input line 118 and receives the input clock CLOCK_ON. The output of the output driver 124 is connected to the output line 120 and outputs the output signal TAKT_AUS. At its output on a line 126, the receiver 122 provides the input signal IN for the delay circuit, which in turn provides the delayed input signal as an output signal OUT at the output on the line 128 to the output driver 124 .

Die Schaltung umfasst ferner einen Phasendetektor 128, der über die Leitung 130 das Eingangssignal EIN empfängt. Ferner ist eine Nachbildungseinheit 132 vorgesehen, die über die Leitung 133 das Ausgangssignal AUS von der Verzögerungsschaltung 100 empfängt und über eine Leitung 134 ein um t_c verzögertes Ausgangssignal/Rückkopplungssignal FB_EIN an den Phasendetektor 128 anlegt. Der Phasendetektor 128 vergleicht die Phasen der anliegenden Signale und gibt über eine Leitung 136 ein Steuersignal an die Steuerlogik 138 aus, die ihrerseits die bereits oben beschriebenen Steuersignale SEL_A<0:K> SEL_B<0:N> und EN<1:N> auf den Leitungen 140a, 140b, 140c an die Verzögerungsschaltung 100 ausgibt. The circuit further includes a phase detector 128 which receives the input signal ON via line 130 . Furthermore, a replication unit 132 is provided which receives the output signal AUS from the delay circuit 100 via the line 133 and applies an output signal / feedback signal FB_EIN delayed by t _c to the phase detector 128 via a line 134 . The phase detector 128 compares the phases of the applied signals and outputs a control signal to the control logic 138 via a line 136 , which in turn outputs the control signals SEL_A <0: K> SEL_B <0: N> and EN <1: N> already described above the lines 140 a, 140 b, 140 c outputs to the delay circuit 100 .

Bei dem in Fig. 3 dargestellten Ausführungsbeispiel beaufschlagt der Empfänger 122 das Eingangssignal TAKT_EIN mit einer ersten Verzögerung t_A und der Ausgangstreiber 124 beaufschlagt das Ausgangssignal AUS der Verzögerungsschaltung 100 um eine weitere Verzögerung t_C, so dass zur Bestimmung der Synchronisation zwischen dem Signal TAKT_EIN und TAKT_AUS die Nachbildungsschaltung 132 vorgesehen ist, welche den Empfänger und den Ausgangstreiber nachbildet und das Ausgangssignal AUS mit der zusätzlichen Verzögerung t_A + t_C beaufschlagt, um so einen sinnvollen und richtigen Vergleich der Signale im Phasendetektor 128 zu gewährleisten. In the illustrated in Fig. 3 embodiment, the receiver 122 subjects the input signal TAKT_EIN with a first delay t _A and the output driver 124 subjects the output signal OUT of the delay circuit 100 to a further delay t _C, so that for determining the synchronization between the signal TAKT_EIN and TAKT_AUS the simulation circuit 132 is provided, which simulates the receiver and the output driver and applies the additional delay t _A + t _{C to} the output signal AUS, in order to ensure a meaningful and correct comparison of the signals in the phase detector 128 .

Die Funktionsweise der Schaltung aus Fig. 3 wird nachfolgend näher erläutert. Das in Fig. 3 dargestellte Blockschaltbild zeigt eine DLL-Schaltung, bei der die Verzögerung t_B so eingestellt ist, dass die Gesamtverzögerung t_A + t_B + t_C ein Vielfaches einer Taktperiode beträgt. Hierzu wird die Verzögerung t_A des Empfängers 122 und die Verzögerung t_C der Ausgangstreiberschaltung 124 in der Nachbildungsschaltung 132 nachgebildet. Die Phasendetektorschaltung 128 vergleicht die Phasen der Signale EIN und FB_EIN, und bei einer festgestellten Phasenabweichung wird ein Zähler abhängig von der Abweichung inkrementiert oder dekrementiert. Dieser Zählerstand wird decodiert und die Verzögerung der Verzögerungsschaltung 100 wird durch die Steuerlogik 138 unter Verwendung der Steuersignale SEL_A<0:K> und SEL_B<0:N> auf den Leitungen 140a, 140b so lange verändert, bis die Phasen abgeglichen sind. Wie erwähnt, ist die Verzögerungsschaltung in N Blöcke mit jeweils K Verzögerungsgliedern aufgeteilt. Wird beispielsweise nach dem Phasenabgleich das Ausgangssignal aus dem Verzögerungselement DEL<M> (siehe Fig. 1) abgeleitet, d. h. auf der Auswahlleitung 140b liegt ein Signal SEL_B<M> mit hohem Pegel an, so werden die nachfolgenden Blöcke unter Ausgabe eines entsprechenden niedrigen Signals EN<1:N> auf der Aktivierungsleitung 104 deaktiviert. Hierdurch wird kein hochfrequentes Taktsignal an die Blöcke DEL<M + 1> bis DEL<N> eingespeist, so dass der Leistungsverbrauch abgesenkt wird. Optional können diese Blöcke auch komplett ausgeschaltet werden, falls dies von Vorteil ist. Bezugszeichenliste 100 Verzögerungsschaltung
102 Aktivierungsleitung
104 Aktivierungsleitung
106 Ausgangsleitung
108 Eingangsleitung
110 Steuerleitung
112 Ausgangsleitung
114 Steuerleitung
116 Ausgangsleitung
118 Eingangsleitung
120 Ausgangsleitung
122 Empfänger
124 Ausgangstreiber
126 Leitung
127 Leitung
128 Phasendetektor
130 Leitung
132 Nachbildungseinheit
133 Leitung
134 Leitung
136 Leitung
138 Steuerlogik
140a . . . 140b Leitungen
DEL<0> . . . DEL<N> Verzögerungselemente
UD<0> . . . UD<K> Verzögerungsglieder
A, A' Signaleingang
B, B' Weitergabeausgang
C, C' Signalausgang
EIN Eingangssignal
AUS Ausgangssignal
En Aktivierungseingang
TAP_B<0:N> Ausgangssignal
SEL_B<0:N> Steuersignal
SEL_A<0:K> Steuersignal
EN<1:N> Aktivierungssignal
TAKT_EIN Eingangstakt
TAKT_AUS Ausgangstakt
FB_EIN Rückkopplungssignal
t_A Verzögerungsdauer
t_B Verzögerungsdauer
t_C Verzögerungsdauer
MUX Auswahlschaltung
MUX_A Auswahlschaltung
The mode of operation of the circuit from FIG. 3 is explained in more detail below. The block diagram shown in FIG. 3 shows a DLL circuit in which the delay t _B is set such that the total delay t _A + t _B + t _{C is} a multiple of a clock period. For this purpose, the delay t _{A of} the receiver 122 and the delay t _{C of} the output driver circuit 124 are simulated in the simulation circuit 132 . The phase detector circuit 128 compares the phases of the signals ON and FB_EIN, and if a phase deviation is found, a counter is incremented or decremented depending on the deviation. This counter reading is decoded and the delay of the delay circuit 100 is changed by the control logic 138 using the control signals SEL_A <0: K> and SEL_B <0: N> on the lines 140 a, 140 b until the phases are balanced. As mentioned, the delay circuit is divided into N blocks, each with K delay elements. For example, after the phase adjustment, the output signal from the delay element DEL <M> (see Fig. 1) is derived, ie on the select line 140 b is a signal SEL_B <M> with a high level, so the subsequent blocks at output are of a corresponding low Signal EN <1: N> deactivated on the activation line 104 . As a result, no high-frequency clock signal is fed to the blocks DEL <M + 1> to DEL <N>, so that the power consumption is reduced. Optionally, these blocks can also be switched off completely, if this is an advantage. LIST OF REFERENCE SIGNS 100 delay circuit
102 Activation line
104 Activation line
106 output line
108 input line
110 control line
112 output line
114 control line
116 output line
118 input line
120 output line
122 recipients
124 output drivers
126 line
127 line
128 phase detector
130 line
132 replication unit
133 line
134 line
136 line
138 control logic
140 a. , , 140 b lines
DEL <0>. , , DEL <N> delay elements
UD <0>. , , UD <K> delay elements
A, A 'signal input
B, B 'relay output
C, C 'signal output
ON input signal
OFF output signal
En activation input
TAP_B <0: N> output signal
SEL_B <0: N> control signal
SEL_A <0: K> control signal
EN <1: N> activation signal
TAKT_EIN input clock
TAKT_AUS output clock
FB_EIN feedback signal
t _A delay time
t _B delay time
t _C delay time
MUX selection circuit
MUX_A selection circuit

Claims

1. Delay circuit for delaying an applied signal by a predetermined delay period (t _B ), with
a plurality of delay elements (DEL <0>.. DEL <N>); and
a control unit ( 138 ) which deactivates those delay elements which are not required to achieve the predetermined delay period.

2. Delay circuit according to claim 1, with:
a signal input ( 108 ; 126 ) that receives the signal to be delayed (ON); and
a signal output ( 112 ; 128 ) which outputs the delayed signal (OFF),
wherein the delay elements (DEL <0>.. DEL <N>) each have an activation input (EN) in order to receive a control signal (EN <1: N>) from the control unit ( 138 ) in order to activate the delay element or to deactivate.

3. Delay circuit according to claim 1 or 2, wherein each of the plurality of delay elements (DEL <0>.. DEL <N>) has an input (A), an output (C) and a relay output (B), wherein the A plurality of delay elements are connected in series, such that an input (A) of a delay element (DEL <1>.. DEL <N>) with a relay output (B) of a previous delay element (DEL <0> DEL <N-1> ) is connected, the signal to be delayed being present at the input of the first delay element (DEL <0>), and
the outputs (C) of the delay elements (DEL <0>.. DEL <N>) being connected to an output line ( 106 ) on which the delayed signal is present.

4. Delay circuit according to claim 3, with a selection circuit (MUX) which, depending on the predetermined delay period, selects an output (C) from the plurality of delay elements (DEL <0> to DEL <N>) and sends it to the signal output ( 112 ) forwards, the control unit ( 138 ) driving the selection circuit (MUX).

5. Delay circuit according to one of claims 1 to 4, wherein each of the plurality of delay elements (DEL <0>.. DEL <N>) has the following features:
a plurality of delay elements (UD <0>... UD <K>) with an associated delay, which are connected between an input (A) and an output (C) of the delay element, each of the plurality of delay elements (UD <0> ... UD <K>) has an input (A '), an output (0') and a relay output (B '), the plurality of delay elements (UD <0>... UD <K>) being connected in series are such that an input of a delay element (UD <1>... UD <K>) is connected to a relay input of a previous delay element (UD <0>... UD <K - 1>), at the input of the first delay element (UD <0>) the signal to be delayed by the associated delay element is present, and the outputs of the delay elements are connected to an output line ( 116 ) on which the signal delayed by the delay element is present.

6. Delay circuit according to claim 5, with a selection circuit (MUX_A) which, depending on the delay period, selects an output from the plurality of delay elements and forwards it to the signal output (C), the control unit ( 138 ) driving the selection circuit (MUX_A) ,

7. Delay circuit according to one of claims 1 to 6, wherein the control unit ( 138 ) completely switches off the unnecessary delay elements.

8. Delay circuit according to one of claims 1 to 7, where each of the plurality of delay elements (DEL <0> , , , DEL <K>) a signal with a predetermined delay applied.

9. Delay circuit according to one of claims 1 to 8, with a device ( 128 ) which compares the output signal with a predetermined signal and, depending on the comparison, outputs a signal to the control unit ( 138 ), the control unit ( 138 ) depending on the received signal sets the delay (t _B ).

The delay circuit of claim 9, wherein the means ( 128 ) comprises a phase detector that compares the phase of the delayed signal with the phase of the non-delayed signal.

11. Delay circuit according to claim 9 or 10, in which a device ( 132 ) is arranged between the output and the device for comparing the signals in order to emulate a delay with which the input signal is applied in a receiver ( 122 ) and with which the output signal is applied in an output driver circuit ( 124 ).