Eine
Bildsensorzelle bzw. eine Schaltungsanordnung für eine solche ist bereits aus
der Druckschrift WO 98/19453 A2 bekannt, die eine Schaltungsanordnung
offenbart, die ein schnelles Auslesen der Bildinformation aus einer
Bildzelle für
einen Bildaufnehmerchip offenbart.A
Image sensor cell or a circuit arrangement for such is already off
the document WO 98/19453 A2, which discloses a circuit arrangement
discloses a fast reading of the image information from a
Picture cell for
discloses an imager chip.
Vorteile der
ErfindungAdvantages of
invention
Die
erfindungsgemäße Schaltungsanordnung,
die Bildsensorvorrichtung und das Verfahren mit den Merkmalen der
nebengeordneten Ansprüche haben
demgegenüber
den Vorteil, daß die
erreichbare Auflösung
von schnell wechselnden Szeneninhalten mit sehr hohen Helligkeitsunterschieden
und der gleichzeitigen Darstellung von großen Helligkeitsunterschieden
in einer Szene möglich
wird. Solche großen
Helligkeitsunterschiede bzw. schnelle Wechsel derselben ergeben
sich beispielsweise durch eine schnelle Blickwinkeländerung
des Videosensors (bei Kraftfahrzeugen beispielsweise durch das Einschwenken
in Schatten bei Unterführungen)
oder durch fremdbewegte helle Objekte, wie z.B. Autoscheinwerfer
vor dunklem Hintergrund. Für
den einzelnen Bildpunkt bedeutet dies, daß es keine Speicher- oder Langzeiteffekte
geben darf. Die logarithmische Kompression des Intensitätsignals
in der einzelnen Bildzelle ist aus der oben genannten Druckschrift bekannt.
Dadurch werden die in der Szene auftretenden Kontrastunterschiede
für unterschiedliche
Beleuchtungssituationen trotz der Darstellung hoher Helligkeitsunterschiede
konstant gehalten. Der hierdurch erreichbare große Dynamikumfang vereinfacht weiterhin
den Systemaufbau, da Blenden- und Belichtungszeitregelung wegfallen.
Nachteilig beim bekannten Stand der Technik ist, daß die logarithmische Kompression
innerhalb der Bildzelle ein selbsteinstellendes, intensitätsabhängiges Integrationsverhalten
aufweist, das die Erfassung schnell veränderlicher Vorgänge bei
geringer Beleuchtung beeinträchtigt.
Dies ist bei der vorgeschlagenen Schaltungsanordnung und der vorgeschlagenen
Bildsensorvorrichtung nicht der Fall bzw. nur in sehr eingeschränktem Maß. Es werden
nämlich
während
der Sensierungsphase die Gate- und Drainzuleitungen einer Zelle
extern kurzgeschlossen und gemeinsam auf ein Potential gelegt, das
um eine Potentialdifferenz über
der Gateansteuerungsspannung der Rücksetzphase liegt. Diese Potentialdifferenz
beträgt
beispielsweise einige hundert mV. Das Kurzschließen der Drain- und Gateelektrode
stellt sicher, daß der
Transistor im Subthreshold-Bereich operiert und damit die Strom- Spannungsumsetzung
mit einer streng logarithmischen Charakteristik durchführt. Das
während
der Rücksetzphase
gegenüber
der Sensierungsphase herabgesetzte Gatepotential ermöglicht die
beschleunigte Entladung der Photodiodenkapazität.The
inventive circuit arrangement,
the image sensor device and the method having the features of
have sibling claims
In contrast,
the advantage that the
achievable resolution
fast changing scene content with very high brightness differences
and the simultaneous display of large brightness differences
possible in a scene
becomes. Such big ones
Brightness differences or rapid changes of the same result
For example, by a quick change of perspective
of the video sensor (in motor vehicles, for example, by the swinging
in shadow at underpasses)
or by extraneous bright objects, e.g. Headlight
in front of a dark background. For
the single pixel means that there are no memory or long-term effects
may give. The logarithmic compression of the intensity signal
in the individual image cell is known from the above document.
This will cause the contrast differences that occur in the scene
for different
Lighting situations despite the display of high brightness differences
kept constant. The achievable thereby large dynamic range continues to simplify
the system structure, since shutter and exposure time control are eliminated.
A disadvantage of the known prior art is that the logarithmic compression
within the image cell a self-adjusting, intensity-dependent integration behavior
This contributes to the detection of rapidly changing processes
low lighting affected.
This is in the proposed circuit arrangement and proposed
Image sensor device is not the case or only to a very limited extent. It will
namely
while
the sensing phase, the gate and drain leads of a cell
externally shorted and put together to a potential, the
about a potential difference over
the gate drive voltage of the reset phase is located. This potential difference
is
for example, a few hundred mV. Shorting the drain and gate electrodes
make sure the
Transistor operates in the sub-threshold range and thus the current-voltage conversion
with a strictly logarithmic characteristic. The
while
the reset phase
across from
the sensing phase reduced gate potential allows the
accelerated discharge of photodiode capacitance.
Durch
die in den Unteransprüchen
aufgeführten
Maßnahmen
sind vorteilhafte Weiterbildungen und Verbesserungen der in den
nebengeordneten Ansprüchen
angegebenen Schaltungsanordnung, der Bildsensorvorrichtung und des
Verfahrens möglich.By
in the subclaims
listed
activities
are advantageous developments and improvements in the
sibling claims
specified circuit arrangement, the image sensor device and the
Possible.
Zeichnungdrawing
Ein
Ausführungsbeispiel
der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung
näher erläutert. Es
zeigenOne
embodiment
The invention is illustrated in the drawing and in the following description
explained in more detail. It
demonstrate
1,
ein Ersatzschaltbild eines in schwacher Inversion verschalteten
CMOS- Transistors mit einer Photodiode, 1 , an equivalent circuit diagram of a weak inversion-connected CMOS transistor with a photodiode,
2,
ein Prinzip-Schaltbild der der Erfindung zugrundeliegenden Schaltungsanordnung, 2 , a schematic circuit diagram of the invention underlying circuitry,
3,
den zeitlichen Potentialverlauf von einzelnen Ansteuerleitungen
und 3 , the temporal potential course of individual control lines and
4,
eine Anordnung von mehreren Bildzellen in einem Array und die zeitliche
Abfolge deren Ansteuerung. 4 , an array of multiple image cells in an array and the timing of their driving.
Beschreibung
des Ausführungsbeispielsdescription
of the embodiment
In 1 ist
das zentrale Sensorelement auf der linken Seite der Figur und das
Ersatzschaltbild des zentralen Sensorelements auf der rechten Seite der 1 dargestellt.
Das zentrale Sensorelement umfaßt
einen ersten Transistor 30, der erfindungsgemäß insbesondere
als MOS-Transistor
bzw. als CMOS-Transistor vorgesehen ist. Der erste Transistor 30 umfaßt eine
erste Elektrode 31 und eine zweite Elektrode 32.
Weiterhin umfaßt
das zentrale Sensorelement ein lichtempfindliches Element 20,
welches erfindungsgemäß insbesondere
als Photodiode 20 vorgesehen ist. Die Photodiode 20 umfaßt einen
Anschluß 21,
der mit der ersten Elektrode 31 des ersten Transistors 30 niederohmig
verbunden ist. Auf der rechten Seite der 1 ist das
Ersatzschaltbild dieses zentralen Sensorelements dargestellt. Erkennbar ist
wiederum der erste Transistor 30, seine erste Elektrode 31 und
seine zweite Elektrode 32 sowie die Photodiode 20 mit
ihrem einen Anschluß 21.
Weiterhin ist in dem Ersatzschaltbild auf der rechten Seite der 1 der
Innenwiderstand 35 des ersten Transistors 30 abgebildet, über den
ein konstantes Abführen
(constant draining) des in der Photodiode 20 generierten
Stroms erfolgt. Dies ist durch die Stromquelle 36 im Ersatzschaltbild
auf der rechten Seite der 1 dargestellt.
Weiterhin ist im Ersatzschaltbild die Sperrschichtkapazität 22 der
Photodiode 20 und die Stromquelle 23 für den Dunkelstrom
der Photodiode 20 dargestellt. Der Innenwiderstand 35 des ersten
Transistors 30 ist abhängig
von der Stromstärke 36 des
durch ihn fließenden
Stroms. Durch die Beschaltung des ersten Transistors 30 im
schwachen Inversionsbetrieb (Subthreshold-Bereich) wird der Photostrom (Stromquelle 36)
permanent über
den Innenwiderstand 35 abgeleitet. Der Spannungsabfall über den
Innenwiderstand 35 verändert
sich proportional zum Logarithmus des Photostroms 36. Das Umsetzungsverhältnis entspricht
dem Suthreshold-Slope, was technologieabhängig ca. 60-100 mV pro Dekade
beträgt.
Die untere Grenze des erfaßbaren
Bereichs ist auch hier durch den Leckstrom der Diode, d.h. der durch
die Stromquelle 23 verdeutlichten Dunkelstrom, gegeben;
die obere Grenze wird erreicht, wenn ein zu hoher Strom den ersten
Transistor 30 aus dem Subthreshold-Bereich drängt. Bei
Raumtemperatur können
mit einer solchen Beschaltung 6 bis 7 Dekaden
in der Lichtintensität
erfaßt
werden, so daß diese
auswertbar sind.In 1 is the central sensor element on the left side of the figure and the equivalent circuit diagram of the central sensor element on the right side of FIG 1 shown. The central sensor element comprises a first transistor 30 , which is provided according to the invention in particular as a MOS transistor or as a CMOS transistor. The first transistor 30 includes a first electrode 31 and a second electrode 32 , Furthermore, the central sensor element comprises a photosensitive element 20 which according to the invention, in particular as a photodiode 20 is provided. The photodiode 20 includes a connection 21 that with the first electrode 31 of the first transistor 30 low impedance connected. On the right side of the 1 the equivalent circuit of this central sensor element is shown. Visible is again the first transistor 30 , his first electrode 31 and its second electrode 32 as well as the photodiode 20 with her one connection 21 , Furthermore, in the equivalent circuit diagram on the right side of FIG 1 the internal resistance 35 of the first transistor 30 imaged via the constant draining of the in the photodiode 20 generated electricity takes place. This is due to the power source 36 in the equivalent circuit diagram on the right side of the 1 shown. Furthermore, the equivalent circuit has the junction capacitance 22 the photodiode 20 and the power source 23 for the dark current of the photodiode 20 shown. The internal resistance 35 of the first transistor 30 depends on the current 36 the current flowing through it. By the wiring of the first transistor 30 in weak inversion mode (Subthreshold area), the photocurrent (power source 36 ) permanently over the internal resistance 35 derived. The voltage drop across the internal resistance 35 changes in proportion to the logarithm of the photocurrent 36 , The conversion ratio corresponds to the Suthreshold Slope, which is about 60-100 mV per decade depending on the technology. The lower limit of the detectable range is also here by the leakage current of the diode, ie by the current source 23 clarified dark current, given; the upper limit is reached when too high a current is the first transistor 30 from the subthreshold area. At room temperature can with such a wiring 6 to 7 Decades are detected in the light intensity, so that they can be evaluated.
Der
Innenwiderstand 35 und die Sperrschichtkapazität 22 verursachen
eine belichtungsabhängige
Zeitkonstante, die insbesondere bei niedrigen Photoströmen wegen
des hierbei ansteigenden Widerstandswerts für den Innenwiderstand 35 die
Ursache einer besonders großen
Zeitkonstante ist, was sich besonders in dunklen Szenen auswirkt.
Falls die zweite Elektrode 32 des ersten Transistors 30 auf Masse
gelegt wird, ergibt sich hieraus ein zeitlich stark verzögertes Einschwingen
auf dem Dunkelausgangswert, wobei das Einschwingen bis zu einigen Sekunden
dauern kann. Dies führt zu
einem Kontrastverlust in dunklen bewegten Bildern. Die solchermaßen auf
Masse gelegte zweite Elektrode 32 des ersten Transistors
bringt es daher mit sich, daß mit
einem „inhärenten Integrationsverhalten" mit dem oben beschriebenen
nachteiligen Zeitverhalten gerechnet werden muß.The internal resistance 35 and the junction capacitance 22 cause an exposure-dependent time constant, especially at low photocurrents because of the increasing resistance value for the internal resistance 35 the cause of a particularly large time constant is what affects especially in dark scenes. If the second electrode 32 of the first transistor 30 is grounded, this results in a time-delayed settling on the dark output value, the settling can take up to several seconds. This leads to a loss of contrast in dark moving pictures. The second electrode thus grounded 32 of the first transistor, it is therefore necessary that with an "inherent integration behavior" with the above-described adverse timing must be expected.
Eine
andere Alternative zur beschleunigten Entladung der Diodensperrschichtkapazität und damit
zu einem verringerten Nachzieh-Effekt wäre ein schaltbarer Ableitwiderstand
mit geringerem Widerstandswert. Hierbei wären beispielsweise Komplementäre MOS-Transistoren
schaltungstechnisch vorteilhaft einsetzbar, müßten aber in einer eigenen Wanne
in dem Halbleitersubstrat plaziert werden, was große Bauelementabstände bedeutete
und eine Vervielfachung der Pixelgröße mit sich bringen würde.A
another alternative to accelerated discharge of the diode junction capacitance and thus
a switchable bleeder resistor would be a reduced pull-on effect
with lower resistance. In this case, for example, complementary MOS transistors would be
advantageous in terms of circuitry, but would have to be in a separate tub
be placed in the semiconductor substrate, which meant large device spacings
and would cause a multiplication of the pixel size.
Bei
der Beschränkung
auf einen Transistortyp gibt es weiterhin die alternative Möglichkeit,
eine erhöhte
effektive Gate-Source-Spannung und damit einen geringeren Kanalwiderstand
zur beschleunigten Entladung einzusetzen. Hierbei ist es beispielsweise
möglich,
einen zusätzlichen
Transistor zu verwenden, dessen Drain- und Source-Anschlüsse parallel
zu denen des Logarithmiertransistors angeordnet sind. Das Gate eines
solchen Transistors wird mit einem Spannungsimpuls angesteuert,
der für
die Dauer der Dunkelsetzphase die reguläre Versorgungsspannung unterschreitet.
In dieser technischen Auslegung wird die Ansteuerspannung für die Rücksetz-Gate-Anschlüsse für eine gesamte
Zeile beispielsweise durch eine getaktete Kondensatorschaltung generiert,
die am Rand des Bildsensor-Arrays angeordnet
wird. Gate und Drain des Logarithmiertransistors sind in dieser
Variante in der Bildzelle fest miteinander verdrahtet.at
the restriction
one type of transistor still has the alternative possibility of
an increased
effective gate-source voltage and thus a lower channel resistance
to use for accelerated discharge. Here it is, for example
possible,
An additional
Transistor to use, whose drain and source terminals in parallel
are arranged to those of the logarithm transistor. The gate of a
such transistor is driven by a voltage pulse,
the for
the duration of the dark setting phase falls below the regular supply voltage.
In this technical design, the drive voltage for the reset gate terminals for an entire
Generated by a clocked capacitor circuit, for example,
which are arranged at the edge of the image sensor array
becomes. Gate and drain of the logarithm transistor are in this
Variant in the image cell hardwired to each other.
Erfindungsgemäß wird jedoch
die Funktion des Logarithmiertransistors mit der des Rücksetztransistors
verknüpft
Die Potentiale an Gate und Drain werden jeweils während der
Sensierungsphase und der Rücksetzphase
unterschiedlich eingestellt. Eine wesentliche Voraussetzung ist
die Aufhebung der festen Verbindung von Gate und Drain des Logarithmiertransistors
in der Bildzelle. Vielmehr werden jeweils die Gate- und Drain-Elektroden
aller Bildzellen einer Zeile zusammengefaßt und durch eine entsprechende
Beschaltung am Rande des Bildsensor-Arrays angesteuert.However, according to the invention
the function of the logarithm transistor with that of the reset transistor
connected
The potentials at gate and drain are respectively during the
Sensation phase and the reset phase
set differently. An essential requirement is
the cancellation of the fixed connection of the gate and drain of the logarithm transistor
in the picture cell. Rather, in each case the gate and drain electrodes
all image cells of a row summarized and by a corresponding
Wiring triggered on the edge of the image sensor array.
In 2 ist
eine solchermaßen
ausgestaltete Schaltungsanordnung 10 dargestellt. Die Schaltungsanordnung 10 umfaßt das lichtempfindliche Element 20 bzw.
die Photodiode 20, den ersten Transistor 30 und
einen zweiten Transistor 40. Der erste Transistor 30 umfaßt die erste
Elektrode 31 und die zweite Elektrode 33. Der
zweite Transistor 40 umfaßt ebenfalls eine erste Elektrode 41 und
eine zweite Elektrode 42. Die Photodiode 20 bzw.
das lichtempfindliche Element 20 umfaßt den Anschluß 21.
Weiterhin umfaßt
die Schaltungsanordnung 10 einen ersten weiteren Transistor 11 und
einen zweiten weiteren Transistor 12, wobei die weiteren
Transistoren 11, 12 als Schalter vorgesehen sind.
Der Anschluß 21 der
Photodiode 20 und die erste Elektrode 41 des zweiten
Transistors 40 bilden zusammen einen Knoten, welcher auch
als freie Elektrode der Photodiode 20 bezeichnet wird.
Der erste Transistor 30 umfaßt weiterhin eine dritte Elektrode 32.
Die zweite Elektrode 33 bildet einen Drain-Anschluß des ersten
Transistors 30. Die dritte Elektrode 32 des ersten
Transistors 30 bildet eine Gate-Elektrode. Die dritte Elektrode 32 des
ersten Transistors 30 ist mit einem ersten Anschluß 50 der
Bildzelle verbunden. Die zweite Elektrode 33 des ersten
Transistors 30 ist mit einem zweiten Anschluß 60 der
Bildzelle 10 bzw. der Anordnung 10 verbunden.
Der zweite weitere Transistor 12 umfaßte einen Gate-Anschluß der mit
einem dritten Anschluß 70 der
Bildzelle 10 bzw. der Anordnung 10 verbunden ist.
Ein weiterer Anschluß des
zweiten weiteren Transistors 12 ist mit einem vierten Anschluß 80 der
Bildzelle 10 bzw. der Anordnung 10 verbunden.
Darüber
hinaus ist ein anderer weiterer Anschluß des zweiten Transistors 12 mit
einer der Elektroden des ersten weiteren Transistors 11 und mit
der zweiten Elektrode 42 des zweiten Transistors 40 verbunden.In 2 is a circuit designed in this way 10 shown. The circuit arrangement 10 comprises the photosensitive element 20 or the photodiode 20 , the first transistor 30 and a second transistor 40 , The first transistor 30 includes the first electrode 31 and the second electrode 33 , The second transistor 40 also includes a first electrode 41 and a second electrode 42 , The photodiode 20 or the photosensitive element 20 includes the connection 21 , Furthermore, the circuit comprises 10 a first further transistor 11 and a second further transistor 12 , wherein the further transistors 11 . 12 are provided as a switch. The connection 21 the photodiode 20 and the first electrode 41 of the second transistor 40 together form a node, which also serves as the free electrode of the photodiode 20 referred to as. The first transistor 30 further comprises a third electrode 32 , The second electrode 33 forms a drain terminal of the first transistor 30 , The third electrode 32 of the first transistor 30 forms a gate electrode. The third electrode 32 of the first transistor 30 is with a first connection 50 connected to the image cell. The second electrode 33 of the first transistor 30 is with a second connection 60 the image cell 10 or the arrangement 10 connected. The second further transistor 12 included a gate terminal with a third terminal 70 the image cell 10 or the arrangement 10 connected is. Another terminal of the second further transistor 12 is with a fourth connection 80 the image cell 10 or the arrangement 10 connected. In addition, another other terminal of the second transistor 12 with one of the electrodes of the first further transistor 11 and with the second electrode 42 of the second transistor 40 connected.
In 3 ist
der zeitliche Potentialverlauf zur Ansteuerung der Bildzelle 10 an
dem ersten Anschluß 50,
dem zweiten Anschluß 60 und
dem dritten Anschluß 70 dargestellt.
Der zeitliche Verlauf läßt sich
grob in eine Sensierungsphase 1 und eine Rücksetzphase 2 einteilen,
die in 3 ebenfalls dargestellt ist. Während der Sensierungsphase 1,
die in folgenden auch als Auslesephase 1 bezeichnet wird, werden
Gate- und Drainzuleitungen einer Zeile von Bildzellen eines Bildsensors,
d.h. der erste Anschluß 50 und
der zweite Anschluß 60 extern
kurzgeschlossen und gemeinsam auf ein erstes Potential 3 gelegt, das
einige einhundert mV über
der Gate-Ansteuerungsspannung
(am ersten Anschluß 50)
während der
Rücksetzphase 2,
die auch als zweites Potential 4 bezeichnet wird, liegt.
Das Kurzschließen
des ersten und zweiten Anschlusses 50, 60 stellt
sicher, daß der
Transistor im Subthreshold-Bereich operiert und damit die Strom-Spannungsumsetzung
mit einer streng logarithmischen Charakteristik durchführt. Das
während
der Rücksetzphase 2 gegenüber der Sensierungsphase 1 herabgesetzte
Gate-Potential 4 bzw.
zweite Potential 4 am ersten Anschluß 50 ermöglicht die
beschleunigte Entladung der Photodiodenkapazität der Photodiode 20.
An die zweite Elektrode 32 des ersten Transistors 30,
d.h. die Drainelektrode 33 bzw. auch den zweiten Anschluß 60 der Bildzelle 10,
muß während der
Rücksetzphase 2 ein Referenzpotential 5 angelegt
werden, welches dem Spannungswert entspricht, dem der interne Pixelknoten,
d.h. der Knoten 21 und 41 (freie Elektrode der Photodiode)
ohne Lichteinstrahlung oder bei einer sehr geringen Lichteinstrahlung
einnimmt. Dieses Referenzpotential 5 wird auch als drittes
Potential 5 bezeichnet und liegt um einen Spannungsbetrag über dem
ersten Potential, d.h. dem Drain-Potential am
zweiten Anschluß 60 der
Sensierungsphase 1, der dem Source-Drain-Spannungsabfall
des mit dem Leckstrom beaufschlagten Logarithmiertransistors 30 entspricht.In 3 is the temporal potential course for driving the image cell 10 at the first connection 50 , the second connection 60 and the third connection 70 shown. The time course can be roughly in a Sensierungsphase 1 and a reset phase 2 to divide into 3 is also shown. During the sensing phase 1 , in the following also as selection phase 1 are gate and drain lines of a row of picture cells of an image sensor, ie, the first terminal 50 and the second connection 60 externally short-circuited and together to a first potential 3 placed a few hundred mV above the gate drive voltage (at the first terminal 50 ) during the reset phase 2 which also serves as second potential 4 is designated lies. Shorting the first and second terminals 50 . 60 ensures that the transistor operates in the sub-threshold range and thus performs the current-voltage conversion with a strictly logarithmic characteristic. This during the reset phase 2 towards the sensing phase 1 lowered gate potential 4 or second potential 4 at the first connection 50 allows the accelerated discharge of the photodiode capacitance of the photodiode 20 , To the second electrode 32 of the first transistor 30 ie the drain electrode 33 or the second connection 60 the image cell 10 , must during the reset phase 2 a reference potential 5 to be applied, which corresponds to the voltage value that the internal pixel node, ie the node 21 and 41 (free electrode of the photodiode) without light irradiation or at a very low light irradiation occupies. This reference potential 5 is also the third potential 5 and is located by a voltage amount above the first potential, that is, the drain potential at the second terminal 60 the sensing phase 1 , the source-drain voltage drop of the applied with the leakage current Logarithmiertransistors 30 equivalent.
Prinzipiell
kann der Spannungsunterschied auf der Gateanschlußleitung
(erster Anschluß 50) zwischen
der Sensierungsphase 1 und der Rücksetzphase 2 auf
zwei Arten bewerkstelligt werden. Beim ersten Ansatz, der in 3 dargestellt
ist, wird während
der Sensierungsphase 1 an Gateelektrode 50 und
Drainelektrode 60 das erste Potential 3 gelegt, das
um den gewählten
Betrag oberhalb der für
den gesamten Chip verwendeten Grundversorgungsspannung (Ground bzw. "GND") liegt. Die Gateanschlußleitung
(erster Anschluß 50)
einer Zeile wird dann während
der Rücksetzphase 2 auf
dieses allgemeine Grundpotential umgeschaltet. Das angehobene Grundpotential
der Sensierungsphase 1, d.h. das erste Potential 3,
das gleichzeitig für
nahezu das gesamte Sensor-Array gleichzeitig zur Verfügung stehen
muß, kann
dabei extern generiert und stabilisiert werden.In principle, the voltage difference on the gate lead (first terminal 50 ) between the sensing phase 1 and the reset phase 2 be accomplished in two ways. In the first approach, the in 3 is shown during the Sensierungsphase 1 at gate electrode 50 and drain electrode 60 the first potential 3 which is above the selected base supply voltage (ground or "GND") by the selected amount. The gate lead (first terminal 50 ) one line will then be during the reset phase 2 switched to this general ground potential. The raised ground potential of the sensing phase 1 ie the first potential 3 , which must be simultaneously available for almost the entire sensor array simultaneously, can be externally generated and stabilized.
Beim
zweiten Ansatz wird die gemeinsame Ground-Versorgungsspannung des gesamten Chips während der
Sensierungsphase 1 auf die kurzgeschlossene Gate- und Drainleitung
geschaltet, d.h. die Bezeichnung "GND" der
Ordinate in 3 müßte auf der Höhe des ersten
Potentials 3 liegen. Das für den Rücksetzvorgang erforderliche niedrigere
Potential wird durch eine für
jede Zeile angelegte Kondensatorschaltung erzeugt, die am Rande
des Sensorfeldes angeordnet ist. Der Vorteil dieser Variante liegt darin,
daß die
zweite Gate-Ansteuerspannung "on-Chip" erzeugt wird. Die
externe Beschaltung kann entsprechend einfacher ausgelegt sein.
Auf der anderen Seite muß sichergestellt
sein, daß durch
dieses Konzept keine unzulässig
hohen Feldstärken auftreten.In the second approach, the common ground supply voltage of the entire chip becomes during the sensing phase 1 connected to the short-circuited gate and drain line, ie the designation "GND" of the ordinate in 3 would have to be at the height of the first potential 3 lie. The lower potential required for the reset operation is generated by a capacitor circuit applied to each row, which is located at the edge of the sensor array. The advantage of this variant is that the second gate drive voltage is generated "on-chip". The external wiring can be designed accordingly simpler. On the other hand, it must be ensured that this concept does not result in impermissibly high field strengths.
Während der
Rücksetzphase 2 ist
es erfindungsgemäß vorgesehen,
dass an der Drainleitung, d.h. am zweiten Anschluß 60 eine
gegenüber
dem Ground-Potential erhöhte
Spannung anliegt.During the reset phase 2 it is inventively provided that at the drain line, ie at the second terminal 60 a voltage higher than the ground potential is applied.
Würde die
Drainleitung, d.h. der zweite Anschluß 60, – entgegen
des erfindungsgemäßen Vorschlags – mit dem
Ground-Potential
beaufschlagt, würde
dies bewirken, daß das
interne Potential, d.h. die Sperrspannung an der Photodiode 20 während der
Rücksetzphase 2 unter
den in Dunkelheit herrschenden Gleichgewichtswert sinken kann. Das
Ausgangssignal von nur schwach bestrahlten Bildpunkten sinkt bei
konstanter Drain-Beschaltung unter den Dunkel-Referenzwert und damit wären Grauwertunterschiede
geringer Intensität
nicht mehr auflösbar. Der
Spannungshub zwischen dem ersten Potential 3 und dem zweiten
Potential 4 auf der Gateleitung, d.h. am ersten Anschluß 50,
während
der Rücksetzphase 2 wird
so optimiert, daß die
Entladung des internen Pixelknotens (freie Elektrode 21, 41)
während
der Dauer einer Zeilenauslesung, d.h. während der Dauer einer Rücksetzphase
für eine
Bildzelle – wobei
die Rücksetzphase
für Bildzellen
einer Bildzeile (vgl. Beschreibung zu 4 weiter
unten) zeitlich parallel durchgeführt wird -, annähernd vollständig erfolgen kann.Would the drain, ie the second connection 60 , - counter to the proposal according to the invention - applied to the ground potential, this would cause the internal potential, ie the reverse voltage at the photodiode 20 during the reset phase 2 can sink below the equilibrium value prevailing in darkness. The output signal of only slightly irradiated pixels drops with constant drain wiring below the dark reference value and thus gray value differences of low intensity would no longer be resolved. The voltage swing between the first potential 3 and the second potential 4 on the gate line, ie at the first connection 50 during the reset phase 2 is optimized so that the discharge of the internal pixel node (free electrode 21 . 41 ) during the duration of a line read, ie during the duration of a reset phase for a picture cell - the reset phase for picture cells of a picture line (see description of 4 below) is performed parallel in time -, can be done almost completely.
Hierzu
ist in 4 eine Anordnung von mehreren Bildzellen dargestellt.
Dargestellt ist eine erste Bildzelle 100, eine zweite Bildzelle 200,
eine dritte Bildzelle 300, eine vierte Bildzelle 400,
eine fünfte Bildzelle 500,
eine sechste Bildzelle 600, eine siebte Bildzelle 700,
eine achte Bildzelle 800 und eine neunte Bildzelle 900.
Die Bildzellen 100 bis 900 entsprechen identisch
der Anordnung 10 bzw. der Bildzelle 10, wie sie
in 2 dargestellt ist. Auch die Bildzellen 100 bis 900 umfassen
jeweils vier Anschlüsse,
die jedoch in 4 nicht mehr einzeln beschrieben
sind. Die Bildzellen 100 bis 900 sind in Zeilen
angeordnet. Hierbei bildet die siebte bis neunte Bildzelle 700 bis 900 eine
erste Bildzeile, die vierte bis sechste Bildzelle 400 bis 600 eine
zweite Bildzeile und die erste bis dritte Bildzelle 100 bis 300 eine
dritte Bildzeile. Weiterhin bilden die erste, vierte und siebte
Bildzelle 100, 400, 700 eine erste Bildspalte,
die zweite, fünfte
und achte Bildzelle, 200, 500, 800 eine
zweite Bildspalte und die dritte, sechste und neunte Bildzelle, 300, 600, 900 eine
dritte Bildspalte. Für
die erste Bildzelle 100 sind die Anschlüsse dargestellt, wobei dem
ersten Anschluß 50 der
Bildzelle 10 ein erster Anschluß 150 der Bildzelle 100,
dem zweiten Anschluß 60 der
Bildzelle 10 ein zweiter Anschluß 160 der ersten Bildzelle 100,
dem dritten Anschluß 70 der
Bildzelle 10 ein dritter Anschluß 170 der Bildzelle 100 und
dem vierten Anschluß 80 der
Bildzelle 10 ein vierter Anschluß 180 der Bildzeile 100 entspricht.
Entsprechende Anschlüsse
an den anderen Bildzellen 200 bis 900 entsprechen
den eben beschriebenen Anschlüssen
der ersten Bildzelle 100. Somit sind jeweils die vierten Anschlüsse von
Bildzellen in einer Spalte an eine gemeinsame Spaltenleitung angeschlossen
und es sind die ersten Anschlüsse
von Bildzellen einer Zeile an eine Gateleitung der betreffenden
Zeile, die zweiten Anschlüsse
von Bildzellen einer Zeile an eine Drainleitung der betreffenden
Zeile und die dritten Anschlüsse
von Bildzellen einer Zeile an eine Zeilenauswahlleitung der betreffenden
Zeile angeschlossen. In 4 ist die Gateleitung der ersten
Zeile mit 701 bezeichnet, die Drainleitung der ersten Zeile
mit 702 und die Zeilenauswahlleitung der ersten Zeile mit 703.
Entsprechend ist die Gateleitung der zweiten Zeile mit 401,
und der dritten Zeile mit 101 bezeichnet; die Drainleitung
der zweiten Zeile ist mit 402 bezeichnet; die Drainleitung
der dritten Zeile ist mit 102 bezeichnet; die Zeilenauswahlleitung
der zweiten Zeile ist mit 403 bezeichnet und die Zeilenauswahlleitung
der dritten Zeile ist mit 103 bezeichnet. Weiterhin ist
die Spaltenleitung für
die erste Bildspalte mit 104 bezeichnet, die Spaltenleitung
für die
zweite Bildspalte mit 204 und die Spaltenleitung für die dritte Bildspalte
mit 304.This is in 4 an arrangement of several image cells shown. Shown is a first image cell 100 , a second picture cell 200 , a third picture cell 300 , a fourth image cell 400 , a fifth picture cell 500 , a sixth picture cell 600 , a seventh image cell 700 , an eighth image cell 800 and a ninth image cell 900 , The picture cells 100 to 900 correspond identically to the arrangement 10 or the picture cell 10 as they are in 2 is shown. Also the picture cells 100 to 900 each comprise four ports, which, however, in 4 no longer individually described. The picture cells 100 to 900 are arranged in rows. Here forms the seventh to ninth image cell 700 to 900 a first image line, the fourth to sixth image cell 400 to 600 a second image line and the first to third image cells 100 to 300 a third picture line. Furthermore, form the first, fourth and seventh image cell 100 . 400 . 700 a first image column, the second, fifth and eighth image cell, 200 . 500 . 800 a second image column and the third, sixth and ninth image cell, 300 . 600 . 900 a third image column. For the first picture cell 100 the connections are shown, wherein the first terminal 50 the image cell 10 a first connection 150 the image cell 100 , the second connection 60 the image cell 10 a second connection 160 the first picture cell 100 , the third connection 70 the image cell 10 a third connection 170 the image cell 100 and the fourth connection 80 the image cell 10 a fourth connection 180 the picture line 100 equivalent. Corresponding connections to the other image cells 200 to 900 correspond to the just described connections of the first picture cell 100 , Thus, the fourth terminals of picture cells in a column are respectively connected to a common column line, and the first terminals of picture cells of one row are to a gate line of the respective row, the second terminals of picture cells of one row to a drain line of the row concerned, and the third terminals from picture cells of a line connected to a line selection line of that line. In 4 is the gate line of the first line with 701 denotes the drain line of the first line with 702 and the row selection line of the first line 703 , Accordingly, the gate line of the second line with 401 , and the third line with 101 designated; the drain line of the second line is with 402 designated; the drain line of the third line is with 102 designated; the row selection line of the second line is with 403 and the line selection line of the third line is with 103 designated. Furthermore, the column line for the first image column with 104 denotes the column line for the second image column 204 and the column line for the third image column 304 ,
Im
linken Teil der 4 ist die zeitliche Abfolge
der Ansteuerung eines Bildsensors dargestellt, der – beispielhaft – die erste,
zweite und dritte Bildzeile – oder,
gemäß einer
alternativen Betrachtungsweise, die erste, zweite und dritte Bildspalte – umfaßt. Im unteren
Teil des linken Teils der 4 ist die
Ansteuerung der Gate-, Drain- und Zeilenauswahlleitung 101, 102, 103 der
dritten Bildzeile dargestellt. Im mittleren Teil des linken Teils
der 4 ist die Ansteuerung der Gate-, Drain- und Zeilenauswahlleitung 401, 402, 403 der
zweiten Bildzeile dargestellt. Im oberen Teil des linken Teils der 4 ist
die Ansteuerung der Gate-, Drain- und Zeilenauswahlleitung 701, 702, 703 der
ersten Bildzeile dargestellt. Wie aus dem linken Teil der 4,
welcher für
jede der dargestellten Ansteuerungen den zeitlichen Verlauf der
Ansteuerung angibt, hervorgeht, sind die Ansteuerungen der ersten,
zweiten und dritten Bildzeilen nacheinander vorgesehen, wobei in
einem ersten Zeitintervall die Auslesephase 1 und die Rücksetzphase 2 auf
den Leitungen 101, 102, 103 der dritten
Bildzeile dargestellt ist, wobei in einem zweiten Zeitintervall
die Auslesephase 1 und die Rücksetzphase 2 auf
den Leitungen 401, 402, 403 der zweiten
Bildzeile dargestellt ist und wobei in einem dritten Zeitintervall
die Auslesephase 1 und die Rücksetzphase 2 auf
den Leitungen 701, 702, 703 der ersten
Bildzeile dargestellt ist.In the left part of the 4 is shown the timing of the control of an image sensor, the - exemplary - the first, second and third image line - or, according to an alternative approach, the first, second and third image column - includes. In the lower part of the left part of the 4 is the control of the gate, drain and row select line 101 . 102 . 103 the third line of the picture. In the middle part of the left part of the 4 is the control of the gate, drain and row select line 401 . 402 . 403 the second picture line. In the upper part of the left part of the 4 is the control of the gate, drain and row select line 701 . 702 . 703 the first picture line. As seen from the left part of the 4 , which indicates the timing of the drive for each of the controls shown, the drives of the first, second and third picture lines are provided one after the other, wherein in a first time interval the readout phase 1 and the reset phase 2 on the lines 101 . 102 . 103 the third image line is shown, wherein in a second time interval, the readout phase 1 and the reset phase 2 on the lines 401 . 402 . 403 the second image line is shown and wherein in a third time interval the readout phase 1 and the reset phase 2 on the lines 701 . 702 . 703 the first picture line is shown.
Während der
Auslesephase 1 des ersten Zeitintervalls ist die Zeilenauswahlleitung 103 der dritten
Bildzeile mit einem derartigen Potential beaufschlagt, dass an den
Spaltenleitungen 104, 204, 304 der einzelnen
Bildspalten die Beleuchtungsstärke
der einzelenen Bildzellen der ausgewählten Bildzeile – im betrachteten
Fall die dritte Bildzeile – detektierbar ist.During the selection phase 1 the first time interval is the row select line 103 the third image line is applied to such a potential that on the column lines 104 . 204 . 304 the illumination intensity of the individual image cells of the selected image line - in the considered case, the third image line - is detectable the individual image columns.
Während des
ersten Zeitintervalls sind die Leitungen 401, 402, 403 der
zweiten und der ersten Bildzeile derart beaufschlagt, dass die jeweiligen Bildzellen
sensieren, d.h. auf den Gateleitungen 701, 401 und
den Drainleitungen 702, 402 ist das erste Potential 3 vorgesehen;
die Zeilenauswahlleitungen 703, 403 sind jedoch
mit einem solchen Potential beaufschlagt, dass die erste und zweite
Zeile nicht ausgewählt
wird. Während
des zweiten Zeitintervalls gilt sinngemäß das Gleiche, nur jedoch in
diesem Fall für die
erste und die dritte Bildzeile und entsprechend auch für deren
Ansteuerleitungen 701, 702, 703, 101, 102, 103.
Während
des dritten Zeitintervalls gilt sinngemäß ebenfalls das Gleiche, nur
jedoch in diesem Fall für
die zweite und die dritte Bildzeile und entsprechend auch für deren
Ansteuerleitungen 401, 402, 403, 101, 102, 103.During the first time interval are the wires 401 . 402 . 403 the second and the first image line acted upon in such a way that the respective image cells sense, ie on the gate lines 701 . 401 and the drain lines 702 . 402 is the first potential 3 intended; the row selection lines 703 . 403 however, such a potential is applied that the first and second lines are not selected. During the second time interval, the same applies mutatis mutandis, but only in this case for the first and the third image line and accordingly also for their control lines 701 . 702 . 703 . 101 . 102 . 103 , During the third time interval, the same applies mutatis mutandis, but only in this case for the second and the third image line and accordingly also for their control lines 401 . 402 . 403 . 101 . 102 . 103 ,
In
der anschließenden
Zeitspanne von der Dauer eines Frame-Zyklus abzüglich von zwei Zeilenzyklen
für die
Auslesephase 1 und die Rücksetzphase 2 kann
sich der Spannungsabfall über
den Logarithmiertransistor 30 wieder dem tatsächlichen
Beleuchtungspegel anpassen, ausgehend von dem Potential, welches „dunkel" entspricht. Hierbei
entspricht die Zeitspanne von zwei Zeilenzyklen der Summe aus der
Zeit für
die Auslesephase 1 und der Zeit für die Rücksetzphase 2. Ein
Verschmieren eines hellen Lichtflecks, das auch als Nachzieh- oder
Kometen-Effekt bezteichnet wird, wird so auf die Dauer von höchstens
einem Framezyklus, d.h. dem Zeitintervall zum Auslesen sämtlicher
Bildzeilen, reduziert, wenn die Lichteinstrahlung auf die Photodiode
zwar nach der Rücksetzphase 2 der
betreffenden Zeile, aber vor der nachfolgenden Auslesephase 1 der
betreffenden Bildzeile aufgehört
hat. Da das Dunkel-Referenzpotential zentral generiert wird, kann
auf veränderliche
Umweltbedingungen, z.B. höhere
Dunkelströme
infolge einer höheren
Umgebungstemperatur oder auf einen höheren Grundbeleuchtungspegel
reagiert werden. Prinzipiell ist es vorteilhaft, wenn das Referenzpotential
geringfügig
(beispielsweise einem Spannungshub entsprechend von etwa 0,5 bis
1 Dekade) über
dem absoluten, nur durch Leckstrom definierten Dunkelwert eingestellt
wird. Der Entladeprozeß der
Sperrschichtkapazität
einer nicht mehr bestrahlten Bildzelle wird auch nach der Rücksetzphase 2 fortgeführt und
kann im Ausgangspotential festgestellt werden, wenn auch mit deutlich
geringerer Steigung. Damit bleibt eine Differenzierung gegen solche
Bildpunkte möglich,
die eine geringere Bestrahlung haben als die dem gewählten Rücksetzpotential
entsprechende Bestrahlung.In the subsequent period of time of one frame cycle minus two line cycles for the readout phase 1 and the reset phase 2 can the voltage drop across the logarithmic transistor 30 from the potential corresponding to "dark", where the time span of two line cycles equals the sum of the time for the read-out phase 1 and the time for the reset phase 2 , A blurring of a bright light spot, which is also referred to as a redraw or comet effect, is thus reduced to a maximum of one frame cycle, ie the time interval for reading out all image lines, if the light irradiation to the photodiode after the reset phase 2 the relevant line, but before the subsequent readout phase 1 the relevant picture line. Since the dark reference potential is generated centrally, can Changing environmental conditions, such as higher dark currents due to a higher ambient temperature or to a higher basic lighting level are reacted. In principle, it is advantageous if the reference potential is set slightly (for example a voltage swing corresponding to approximately 0.5 to 1 decade) above the absolute dark value defined only by leakage current. The discharge process of the junction capacitance of a no longer irradiated picture cell also becomes after the reset phase 2 continued and can be found in the output potential, albeit with significantly lower slope. Thus, a differentiation is possible against those pixels, which have a lower irradiation than the irradiation corresponding to the selected reset potential.
