DE10132158A1 - Production of a lateral structured metallization comprises simultaneously forming conductor regions and a connecting conductor region, applying a mask, producing the metallization and separating the connecting conductor regions - Google Patents
Production of a lateral structured metallization comprises simultaneously forming conductor regions and a connecting conductor region, applying a mask, producing the metallization and separating the connecting conductor regionsInfo
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- 239000004020 conductor Substances 0.000 title claims abstract description 75
- 238000001465 metallisation Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000002161 passivation Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007747 plating Methods 0.000 description 25
- 239000002184 metal Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005246 galvanizing Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung und insbesondere auf ein Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung auf Leiterbereichen auf einem Substrat. The present invention relates to a method for galvanic generation of a laterally structured Metallization and in particular on a process for galvanic Generate a laterally structured metallization Conductor areas on a substrate.
Bei der Herstellung von elektronischen Bauelementen und insbesondere von Halbleiterbauelementen wird in der Regel mindestens eine lateral strukturierte Metallschicht bzw. Metallstruktur bzw. Metallisierung erzeugt. Neben verschiedenen anderen Verfahren wird dazu ein galvanisches Verfahren verwendet, das sich besonders zum Aufwachsen einer relativ dicken Metallisierung, wie sie beispielsweise zur Herstellung eines Kontakthügels erforderlich ist, eignet. Beim galvanischen Aufwachsen einer Metallisierung, beispielsweise in der Halbleiterbauelementherstellung, benötigt man eine durchgehend leitfähige Fläche, die sogenannten Plattierbasis. Diese Plattierbasis wird an einer Stelle mit einem geeigneten Potential verbunden, um im galvanischen Bad die Kathode zu bilden, auf der die Metallisierung elektrochemisch abgeschieden wird. Gegebenenfalls wird auf die Plattierbasis eine Maske, beispielsweise aus Photolack, aufgebracht und so strukturiert, daß nur an den erwünschten Stellen die Plattierbasis mit dem galvanischen Bad in Kontakt steht und eine Metallschicht abgeschieden wird. In the manufacture of electronic components and in particular of semiconductor components is usually at least one laterally structured metal layer or Metal structure or metallization generated. In addition to various other processes use a galvanic process used, which is particularly suitable for growing a relatively thick Metallization, such as that used to manufacture a Contact hill is required. With galvanic Growing up a metallization, for example in the Semiconductor device production, one needs a continuous conductive surface, the so-called plating base. This Plating base will be in a place with a suitable potential connected to form the cathode in the galvanic bath which the metallization is deposited electrochemically. If necessary, a mask is placed on the plating base, for example from photoresist, applied and structured in such a way that the plating base with the galvanic bath is in contact and a metal layer is deposited.
Die notwendige Plattierbasis wird im allgemeinen in der Form einer dünnen Metallschicht aufgedampft bzw. in der Gasphase abgeschieden. Unter der Plattierbasis befindet sich im allgemeinen strukturierter Photolack, so daß die Plattierbasis nur in erwünschten Bereichen mit darunterliegenden Strukturen in Kontakt steht. Auf die Plattierbasis wird dann eine weitere Schicht Photolack aufgebracht, belichtet und entwickelt, um eine Maske zu bilden, die zu galvanisierende Abschnitte der Plattierbasis festlegt. Danach wird in einer galvanischen Anlage bzw. einem galvanischen Bad dort, wo der Photolack beim Entwickeln entfernt wurde, eine dicke Metallschicht abgeschieden. Abschließend wird die Photolack-Maske, die Plattierbasis in den dann offenliegenden Abschnitten, die von der Maske bedeckt waren und keine galvanisch aufgebrachte, dicke Metallschicht tragen, und der unter der Plattierbasis liegende Photolack wieder entfernt. The necessary plating base is generally in the form evaporated on a thin metal layer or in the gas phase deposited. Under the plating base is in general textured photoresist, so the plating base only in desired areas with underlying structures in Contact is there. Another is then placed on the plating base Layer of photoresist applied, exposed and developed to to form a mask containing the portions of the plating line Plating base. After that, in a galvanic System or a galvanic bath where the photoresist at Develop was removed, a thick layer of metal deposited. Finally, the photoresist mask that Plating base in the then exposed sections by the Mask were covered and no galvanically applied, thick Wear metal layer, and that under the plating base removed photoresist.
Das beschriebene Verfahren gemäß dem Stand der Technik erfordert eine Mehrzahl von Verfahrensschritten zum Aufbringen der beiden Photolack-Masken und der Plattierbasis und zu ihrer anschließenden Entfernung und ist deshalb verfahrenstechnisch aufwendig und teuer. Hinzu kommt, daß ein mit diesem Verfahren bearbeitetes Substrat zum Aufdampfen der Plattierbasis in eine Vakuumkammer eingeschleust und anschließend wieder ausgeschleust werden muß. The described method according to the prior art requires a plurality of method steps for applying the two photoresist masks and the plating base and their subsequent removal and is therefore procedural complex and expensive. Add to that one with this Processed substrate for evaporation of the plating base in a vacuum chamber inserted and then again must be removed.
Ein weiterer Nachteil des Verfahrens besteht darin, daß die erste Photolack-Maske und vor allem die durchgehende, d. h. vollflächig aufgebrachte Plattierbasis darunter liegende Schichten des Substrats bedecken, so daß bereits vorhandene Strukturen des Substrats nicht mehr sichtbar sind. Dadurch wird ein Justieren von Masken für folgende Schritte erheblich erschwert. Another disadvantage of the method is that the first photoresist mask and especially the continuous, d. H. full-surface plating base underneath Cover layers of the substrate so that existing ones Structures of the substrate are no longer visible. Thereby an adjustment of masks becomes significant for the following steps difficult.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein vereinfachtes Verfahren zum galvanischen Erzeugen einer lateral strukturierten Metallisierung zu schaffen. The object of the present invention is a simplified process for the galvanic generation of a to create laterally structured metallization.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst. This object is achieved by a method according to claim 1 solved.
Gemäß der vorliegenden Erfindung umfaßt ein Verfahren zum Erzeugen einer lateral strukturierten Metallisierung einen Schritt des gleichzeitigen Bildens von Leiterbereichen und eines die Leiterbereiche verbindenden Verbindungsleiterbereiches auf einem Substrat, einen Schritt des Aufbringens einer Maske, die zu galvanisierende Abschnitte der Leiterbereiche festlegt, einen Schritt des galvanischen Erzeugens der Metallisierung in den festgelegten Abschnitten und einen Schritt des Durchtrennens des Verbindungsleiterbereiches. According to the present invention, a method for Generate a laterally structured metallization Step of simultaneously forming conductor areas and one connecting the managerial areas Connection conductor area on a substrate, a step of applying one Mask, the sections of the conductor areas to be electroplated specifies a step of electroplating the Metallization in the specified sections and one step severing the connecting conductor area.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß Leiterbereiche, die ohnehin auf dem Substrat erzeugt werden, gleichzeitig als Plattierbasis verwendet werden, wodurch alle Schritte zur Erzeugung einer zusätzlichen dünnen Metallschicht als Plattierbasis eingespart werden. Ferner ist nur eine Maske erforderlich, wodurch auch die Schritte zur Erzeugung einer zweiten Photolackmaske eingespart werden. Ein weiterer Vorteil besteht darin, daß darunterliegende Schichten des Substrats nicht durch eine durchgehende Plattierbasis verdeckt werden und somit alle Strukturen des Substrats stets sichtbar bleiben. Dadurch wird das Justieren von Masken für nachfolgende Schritte erleichtert. An advantage of the present invention is that Conductor areas that are generated on the substrate anyway, can be used as a plating base at the same time, making all Steps to Create an Additional Thin Metal layer can be saved as a plating base. Furthermore, only a mask is required, which also includes the steps to Generation of a second photoresist mask can be saved. On another advantage is that underlying layers not through a continuous plating base are covered and therefore all structures of the substrate always remain visible. This will adjust the mask for subsequent steps easier.
Erfindungsgemäß wird also eine vorhandene Metallage bzw. werden vorhandene Leiterbereiche auf dem Substrat als Plattierbasis verwendet, wobei die Funktionsfähigkeit dieser Leiterbereiche durch das Durchtrennen des Verbindungsleiterbereiches nach dem galvanischen Erzeugen der Metallisierung erhalten bleibt und somit eine Meßbarkeit von Bauelementen auf der Substrat nach dem Prozeßende und vor einem Vereinzeln gewährleistet ist. According to the invention, an existing metal layer or existing conductor areas on the substrate as Plating base used, the operability of this Conductor areas by cutting the Connection conductor area after the galvanic generation of the metallization is retained and thus a measurability of components on the Substrate after the end of the process and before singulation is guaranteed.
Das Durchtrennen des Verbindungsleiterbereiches kann beispielsweise in einem Ätzschritt erfolgen und kann ferner ein Entfernen des Verbindungsleiterbereiches umfassen. Cutting the connecting conductor area can for example in an etching step and can also be a Include removal of the interconnect area.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist das Substrat ein Wafer, der mehrere Bauelemente umfaßt, wobei der Schritt des Durchtrennens durch das mechanische Vereinzeln erfolgen kann. Das Durchtrennen des Verbindungsleiterbereiches führt zu einer elektrischen Vereinzelung der Bauelemente (abgesehen von parasitären Verkoppelungen über das Substrat). According to a preferred embodiment of the present Invention, the substrate is a wafer that has multiple devices comprises, the step of severing through the mechanical separation can take place. Cutting the Connection conductor area leads to an electrical isolation of the components (apart from parasitic coupling over the substrate).
Die lateral strukturierte Metallschicht kann Kontakthügel bzw. Bumps umfassen, welche beispielsweise im Flipchip- Verfahren zur Herstellung elektrischer Verbindungen verwendet werden. The laterally structured metal layer can be bumps or bumps, which for example in the flip-chip Process used for making electrical connections become.
Das erfindungsgemäße Verfahren kann ferner einen Schritt des Erzeugens einer Passivierung, welche Abschnitte der Leiterbereiche bedeckt, auf denen keine Metallisierung erzeugt werden soll, umfassen. The inventive method can also include a step of Generate a passivation, which sections of the Covered conductor areas on which no metallization is generated should include.
Die Maske kann beispielsweise eine geeignet lateral strukturierte Photolackschicht sein. The mask can, for example, be suitably lateral structured photoresist layer.
Das gleichzeitige Bilden von Leiterbereichen und eines die Leiterbereiche verbindenden Verbindungsleiterbereiches bedeutet eine geringfügige Veränderung im Fertigungsprozeß bzw. einer Maske im Fertigungsprozeß und erlaubt dadurch die Einsparung anderer kostenintensiver Schritte. Wie unten anhand eines Ausführungsbeispieles ausführlich dargestellt wird, werden die Leiterbereiche als bis dahin oberste Metallisierungs-Schicht durch das gleichzeitige Bilden eines sie verbindenden Verbindungsleiterbereiches elektrisch miteinander verbunden, so daß sie als Plattierbasis dienen können. Auf diese Plattierbasis kann eine Passivierung aufgebracht werden, welche in den Bereichen eines Ritzrahmens und in zu galvanisierenden Abschnitten offen gelassen wird. Danach wird das Substrat mit Photolack beschichtet, belichtet und entwickelt. Es entsteht eine Photolack-Maske, welche in den zu galvanisierenden Abschnitten offen ist. Anschließend wird wie im herkömmlichen Prozeß die Plattierbasis beispielsweise am Rand des Substrats oder am Flat kontaktiert und in den nicht durch die Maske bedeckten Abschnitten galvanisch beschichtet. Die Photolack-Maske wird entfernt und der Verbindungsleiterbereich wird durchtrennt, beispielsweise indem die Plattierbasis im Ritzrahmen, in dem sie nicht passiviert ist, durch Ätzen entfernt wird. Einzelne Bauelemente bzw. Chips auf dem Substrat sind somit wieder elektrisch getrennt und folglich einzeln meßbar. The simultaneous formation of leader areas and one that Connecting conductor area connecting conductor areas means a slight change in the manufacturing process or a mask in the manufacturing process and thereby allows the Saving other costly steps. As shown below an exemplary embodiment is shown in detail, the managerial areas are considered top Metallization layer by simultaneously forming one of them connecting connecting area electrically with each other connected so that they can serve as a plating base. On this plating base can be passivated which are in the areas of a scoring frame and in galvanizing sections is left open. After that the substrate coated with photoresist, exposed and developed. A photoresist mask is created, which is applied to the galvanizing sections is open. Then as in conventional process, the plating base, for example, on the edge of the substrate or on the flat and in the not through the mask covered sections galvanically coated. The Photoresist mask is removed and the The connecting conductor area is severed, for example by the Plating base in the scoring frame in which it is not passivated Etching is removed. Individual components or chips on the The substrate is thus electrically isolated again and consequently individually measurable.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend anhand der beiliegenden Zeichnungen näher erläutert. Es zeigen: A preferred embodiment of the present Invention is described below with reference to the accompanying drawings explained in more detail. Show it:
Fig. 1 eine schematische Draufsicht eines Substrats während eines Verfahrens gemäß der vorliegenden Erfindung; und Figure 1 is a schematic plan view of a substrate during a method according to the present invention. and
Fig. 2 eine schematische Schnittansicht des Substrats aus Fig. 1 während des Verfahrens gemäß der vorliegenden Erfindung. FIG. 2 shows a schematic sectional view of the substrate from FIG. 1 during the method according to the present invention.
Fig. 1 zeigt eine schematische Draufsicht eines Substrats bzw. Wafers 10, der ein Halbleitermaterial aufweist und an einer Oberfläche 12 mehrere Chips A, B, C, D umfaßt. Der Wafer 10 ist in einem Zwischenzustand eines Herstellungsverfahrens zur Herstellung von elektronischen oder mikromechanischen Bauelementen, wie z. B. Dioden, Transistoren, Widerständen, etc. dargestellt, in dem er bereits in einen oder mehreren Verfahrensschritten bearbeitet oder strukturiert wurde. Fig. 1 shows a schematic plan view of a substrate or wafer 10 having a semiconductor material and on a surface 12 a plurality of chips A, B, C, D comprises. The wafer 10 is in an intermediate state of a manufacturing method for manufacturing electronic or micromechanical components, such as. B. diodes, transistors, resistors, etc. shown in which it has already been processed or structured in one or more process steps.
Die Chips A, B, C, D sind untereinander vollkommen gleich und umfassen somit insbesondere jeweils entsprechende Elemente bzw. Merkmale, die stellvertretend nur am Chip A mit Bezugszeichen versehen sind und erläutert werden. So weit eine Zuordnung eines Merkmals zu einem der Chips A, B, C, D erforderlich ist, wird an das entsprechende Bezugszeichen das Bezugszeichen des jeweiligen Chips angehängt. The chips A, B, C, D are completely identical to each other and thus in particular each include corresponding elements or features that are representative only on Chip A with Reference numerals are provided and are explained. So far one Assignment of a feature to one of the chips A, B, C, D is required, the corresponding reference number Reference number of the respective chip attached.
Zwischen den Chips A, B, C, D liegt ein Ritzrahmen 14, entlang dessen die Chips A, B, C, D während des Vereinzelns voneinander mechanisch getrennt werden. Between the chips A, B, C, D there is a scoring frame 14 , along which the chips A, B, C, D are mechanically separated from one another during the singulation.
Die Chips A, B, C, D weisen jeweils Leiterbereiche 22, 24, 28 auf, welche jeweils voneinander räumlich getrennte Teilbereiche der dargestellten Oberfläche 12 des Wafers 10 bedecken und nicht dargestellte Funktionselemente oder Halbleiterstrukturen jeweils eines Chips A, B, C, D elektrisch verbinden oder bilden. Abschnitte 32, 34, 36, 38 der Leiterbereiche 22, 24, 28 sind für die Bildung von Kontakthügeln vorgesehen, vermittels welcher jeweils ein Chip A, B, C, D in der Flip- chip-Technik mit einem anderen elektrischen oder elektronischen Bauelement, beispielsweise einer Platine, unter Bildung elektrischer Kontakte verbunden werden kann. The chips A, B, C, D each have conductor regions 22 , 24 , 28 , which each cover spatially separate subregions of the surface 12 of the wafer 10 shown and functional elements or semiconductor structures (not shown) each of a chip A, B, C, D electrically connect or form. Sections 32 , 34 , 36 , 38 of the conductor areas 22 , 24 , 28 are provided for the formation of contact bumps, by means of which in each case one chip A, B, C, D in flip-chip technology with another electrical or electronic component, for example a circuit board, can be connected to form electrical contacts.
Zwischen den Leiterbereichen 22, 24, 28 sind in Fig. 1 schraffiert dargestellte Verbindungsleiterbereiche 40 vorgesehen, welche gleichzeitig, d. h. bei denselben Verfahrensschritten, mit den Leiterbereichen 22, 24, 28 gebildet werden. Die Verbindungsleiterbereiche 40 verbinden die Leiterbereiche 22, 24, 28 elektrisch leitfähig so untereinander, daß alle Leiterbereiche 22, 24, 28 und damit insbesondere alle Abschnitte 32, 34, 36, 38 auf der Oberfläche 12 des Wafers 10 elektrisch leitfähig miteinander verbunden sind. Diese bilden somit eine einzige zusammenhängende Plattierbasis. Between the conductor areas 22, 24, 28 are in Fig. 1 by hatching connecting conductor portions 40 provided as shown, which are the same, that is formed in the same procedures, with the conductor portions 22, 24, 28. The connecting conductor regions 40 connect the conductor regions 22 , 24 , 28 to one another in an electrically conductive manner such that all conductor regions 22 , 24 , 28 and thus in particular all sections 32 , 34 , 36 , 38 on the surface 12 of the wafer 10 are connected to one another in an electrically conductive manner. These thus form a single continuous plating base.
Die schraffierte Darstellung der Verbindungsleiterbereiche 40 in Fig. 1 und der unten diskutierten Fig. 2 dient zur Betonung der unterschiedlichen Funktionalität der Leiterbereiche 22, 24, 28 und der Verbindungsleiterbereiche 40. Die Leiterbereiche 22, 24, 28 und die Verbindungsleiterbereiche 40 werden jedoch mit denselben Verfahrensschritten und gleichzeitig gebildet, so daß sie insbesondere das gleiche Material und die gleiche Dicke aufweisen. The hatched representation of the connecting conductor regions 40 in FIG. 1 and FIG. 2 discussed below serves to emphasize the different functionality of the conductor regions 22 , 24 , 28 and the connecting conductor regions 40 . However, the conductor regions 22 , 24 , 28 and the connecting conductor regions 40 are formed with the same method steps and simultaneously, so that they have in particular the same material and the same thickness.
Fig. 2 zeigt eine schematische Schnittdarstellung des Wafers 10 aus Fig. 1 senkrecht zur Oberfläche 12 durch die Abschnitte 38A und 34B. Da alle in Fig. 1 schraffiert dargestellte Verbindungsleiterbereiche gleich aufgebaut sind, steht Fig. 2 stellvertretend für alle in Fig. 1 dargestellte Verbindungsleiterbereiche. FIG. 2 shows a schematic sectional illustration of the wafer 10 from FIG. 1 perpendicular to the surface 12 through the sections 38 A and 34 B. Since all of the connecting conductor regions shown hatched in FIG. 1 are constructed identically, FIG. 2 represents all of the components shown in FIG. 1 connecting conductor areas shown.
Der Leiterbereich 28A des Chips A ist über den Verbindungsleiterbereich 40 mit dem Leiterbereich 24B des Chips B verbunden. Nach dem gleichzeitigen Bilden der Leiterbereiche 22, 24, 28 und der Verbindungsleiterbereiche 40 wird an den von dem Wafer 10 abgewandten Oberflächen der Leiterbereich 22, 24, 28 und der Verbindungsleiterbereiche 40 eine Passivierung 50 erzeugt, welche diese Oberflächen in den Bereichen der Abschnitte 32, 34, 36, 38 und in den Bereichen des Ritzrahmens 14 nicht bedeckt. Diese lateral strukturierte Passivierung wird beispielsweise unter Verwendung einer nicht dargestellten Maske auf eine in der Technik bekannte Weise erzeugt. The conductor area 28 A of the chip A is connected to the conductor area 24 B of the chip B via the connecting conductor area 40 . After the simultaneously forming of the conductor portions 22, 24, 28 and the connecting conductor portions 40 of the semiconductor region 22, 24, 28 and the connecting conductor portions 40 produces a passivation 50 at the side facing away from the wafer 10 surfaces which these surfaces, in the areas of the sections 32 34 , 36 , 38 and not covered in the areas of the scoring frame 14 . This laterally structured passivation is generated, for example, using a mask, not shown, in a manner known in the art.
In einem nächsten Verfahrensschritt wird eine Photolack-Maske 60 aufgebracht, welche abgesehen von allen Abschnitten 32, 34, 36, 38, auf denen eine Metallisierung erzeugt werden soll, die Oberfläche 12 des Wafers 10 bzw. die Leiterbereiche 22, 24, 28 und die Verbindungsleiterbereiche 40 vollständig bedeckt. Diese Maske wird auf herkömmlichen Weise erzeugt, indem beispielsweise ein Photolack ganzflächig aufgebracht, auf geeignete Weise an den Stellen, an denen er entfernt werden soll, belichtet und anschließend entwickelt wird. In a next method step, a photoresist mask 60 is applied which, apart from all sections 32 , 34 , 36 , 38 on which a metallization is to be produced, the surface 12 of the wafer 10 or the conductor regions 22 , 24 , 28 and the Link conductor areas 40 completely covered. This mask is produced in a conventional manner, for example by applying a photoresist over the entire surface, exposing it in a suitable manner at the points at which it is to be removed and then developing it.
In einem folgenden Verfahrensschritt wird in den durch die Öffnungen der Maske 60 festgelegten Abschnitten 32, 34, 36, 38 galvanisch eine Metallisierung erzeugt. Dabei dienen die durch die Verbindungsleiterbereiche 40 miteinander verbundenen Leiterbereiche 22, 24, 28 als Plattierbasis, welche beispielsweise am Rand des Wafers 10 kontaktiert (nicht dargestellt) und mit einem geeigneten elektrischen Potential verbunden wird. Der Wafer 10 wird in ein galvanisches Bad getaucht, in dem die offen liegenden Abschnitte 32, 34, 36, 38 Kathoden bilden, auf denen elektrochemisch Metall abgeschieden wird, um die Metallisierung 70 zu erzeugen. In a subsequent method step, a metallization is generated galvanically in the sections 32 , 34 , 36 , 38 defined by the openings in the mask 60 . The conductor regions 22 , 24 , 28 connected to one another by the connecting conductor regions 40 serve as a plating base, which is contacted (for example) at the edge of the wafer 10 (not shown) and is connected to a suitable electrical potential. The wafer 10 is immersed in a galvanic bath in which the exposed sections 32 , 34 , 36 , 38 form cathodes on which metal is electrochemically deposited in order to produce the metallization 70 .
Nachdem die Metallisierung 70 der Abschnitte 32, 34, 36, 38 eine erwünschte Dicke erreicht hat, wird der Wafer 10 von dem elektrostatischen Potential getrennt und aus dem galvanischen Bad entfernt. Mittels eines geeigneten Lösungsmittels wird die Photolack-Maske 60 entfernt. After the metallization 70 of the sections 32 , 34 , 36 , 38 has reached a desired thickness, the wafer 10 is separated from the electrostatic potential and removed from the galvanic bath. The photoresist mask 60 is removed using a suitable solvent.
Anschließend werden die Verbindungsleiterbereiche 40 im Bereich des Ritzrahmens 14 in einem Ätzbad durchtrennt. Die Zusammensetzung des Ätzbades und die Dauer seiner Einwirkung ist dabei so gewählt, daß die galvanisch erzeugte Metallisierung 70 und die Passivierung 50 bzw. die durch die Passivierung 50 geschützten Oberflächen der Leiterbereich 22, 24, 28 und der Verbindungsleiterbereiche 40 nicht oder nicht wesentlich abgetragen werden, die Verbindungsleiterbereiche 40 an den nicht durch eine Passivierung geschützten Stellen im Bereich des Ritzrahmens 14 jedoch vollständig abgetragen werden. The connecting conductor regions 40 are then severed in the etching frame 14 in the etching bath. The composition of the etching bath and the duration of its action is chosen so that the galvanically generated metallization 70 and the passivation 50 or the surfaces of the conductor regions 22 , 24 , 28 and the connecting conductor regions 40 protected by the passivation 50 are not or not significantly removed the connection conductor portions are however completely removed in the non-protected by a passivation points in the region of the scribe line 14 40th
Das Durchtrennen der Verbindungsleiterbereiche 40 hat zur Folge, daß die Leiterbereiche 22, 24, 28 der Chips A, B, C, D keine elektrisch leitfähige Verbindung mehr zueinander haben. Die Chips A, B, C, D bzw. die auf ihnen gebildeten elektronischen Bauelemente sind deshalb noch vor einer Vereinzelung elektrischen Messungen und somit beispielsweise einer Funktionsüberprüfung zugänglich. The severing of the connecting conductor regions 40 has the result that the conductor regions 22 , 24 , 28 of the chips A, B, C, D no longer have an electrically conductive connection to one another. The chips A, B, C, D or the electronic components formed on them are therefore accessible even before a separation of electrical measurements and thus, for example, a function check.
Bei dem dargestellten Ausführungsbeispiel sind, wie in Fig. 2 zu erkennen ist, die Verbindungsleiterbereiche 40 teilweise von der Passivierung 50 bedeckt, so daß in dem Ätzbad die Verbindungsleiterbereiche 40 lediglich im Bereich des Ritzrahmens 14 abgetragen werden. Alternativ ist es möglich, die Verbindungsleiterbereiche 40 vollständig abzutragen, indem sie beispielsweise nicht durch eine Passivierung 50 geschützt werden. In the exemplary embodiment shown, as can be seen in FIG. 2, the connecting conductor regions 40 are partially covered by the passivation 50 , so that in the etching bath the connecting conductor regions 40 are only removed in the area of the scoring frame 14 . Alternatively, it is possible to completely remove the connecting conductor regions 40 , for example by not protecting them with a passivation 50 .
Statt einem Durchtrennen oder Entfernen der Verbindungsleiterbereiche 40 in einem Ätzbad ist dies auch durch Ritzen, Fräsen, Sägen oder andere Verfahrensschritte möglich, welche die Verbindungsleiterbereiche 40 abtragen oder, beispielsweise durch Oxidation, nichtleitend machen. Instead of cutting or removing the connecting conductor regions 40 in an etching bath, this is also possible by means of scribing, milling, sawing or other process steps which remove the connecting conductor regions 40 or render them non-conductive, for example by oxidation.
Auf die Passivierung 50 kann auch bei den Leiterbereichen 22, 24, 28 verzichtet werden, wenn sie nicht zum Schutz der Leiterbereiche 22, 24, 28 beim Durchtrennen der Verbindungsleiterbereiche 40 erforderlich ist. The passivation 50 can also be dispensed with in the conductor regions 22 , 24 , 28 if it is not required to protect the conductor regions 22 , 24 , 28 when the connecting conductor regions 40 are severed.
In einem letzten Verfahrensschritt wird der Wafer 10 durch Sägen oder Brechen entlang des Ritzrahmens 14 in die einzelnen Chips A, B, C, D vereinzelt. In a last method step, the wafer 10 is separated into the individual chips A, B, C, D by sawing or breaking along the scribe frame 14 .
Im dargestellten Ausführungsbeispiel erstrecken sich alle Verbindungsleiterbereiche 40 zwischen zwei verschiedenen Chips A, B, C, D oder queren zumindest den Ritzrahmen 14. Dies hat zur Folge, daß sämtliche Verbindungsleiterbereiche 40 spätestens beim Vereinzeln des Wafers 10 in die Chips A, B, C, D durchtrennt werden. Wenn auf eine elektrische Vermessung der einzelnen Chips A, B, C, D vor dem Vereinzeln verzichtet werden kann, ist deshalb das Durchtrennen der Verbindungsleiterbereiche 40 in einem Ätzbad nicht erforderlich. In the exemplary embodiment shown, all connecting conductor regions 40 extend between two different chips A, B, C, D or at least cross the scribe frame 14 . The result of this is that all the connecting conductor regions 40 are severed into the chips A, B, C, D at the latest when the wafer 10 is separated. If an electrical measurement of the individual chips A, B, C, D can be dispensed with before the separation, it is therefore not necessary to cut through the connecting conductor regions 40 in an etching bath.
Wenn ein Durchtrennen der Verbindungsleiterbereiche 40 nicht beim Vereinzeln des Wafers 10 in einzelne Chips A, B, C, D sondern beispielsweise durch Ätzen, Ritzen, Fräsen oder Sägen erfolgt, können die Verbindungsleiterbereiche 40 auch so angeordnet sein, daß sie nicht jeweils den Ritzrahmen 14 kreuzen. If the connecting conductor regions 40 are not severed when the wafer 10 is separated into individual chips A, B, C, D but, for example, by etching, scribing, milling or sawing, the connecting conductor regions 40 can also be arranged such that they do not each cut the scribe frame 14 cross.
Der in den Fig. 1 und 2 dargestellte Wafer 10 ist nur ein Beispiel für ein Substrat, auf welches das Verfahren gemäß der vorliegenden Erfindung angewendet werden kann. Insbesondere ist das Verfahren vom Material des Substrats unabhängig, d. h. das Substrat kann statt eines Halbleitermaterials auch eine Keramik oder ein beliebiges anderes geeignetes Material aufweisen. Ferner kann das Substrat eine beliebige laterale Ausdehnung aufweisen und eine beliebige Anzahl von einzelnen Chips oder anderen elektrischen, elektronischen oder mikromechanischen Bauelementen mit Leiterbereichen beliebiger lateraler Ausdehnung umfassen. The wafer 10 shown in FIGS. 1 and 2 is only one example of a substrate to which the method according to the present invention can be applied. In particular, the method is independent of the material of the substrate, ie the substrate can also have a ceramic or any other suitable material instead of a semiconductor material. Furthermore, the substrate can have any desired lateral extent and can include any number of individual chips or other electrical, electronic or micromechanical components with conductor areas of any desired lateral extent.
Ferner ist das Verfahren der vorliegenden Erfindung auf ein Substrat anwendbar, welches nur einen Chip bzw. ein Bauelement bzw. eine Schaltung aufweist und deshalb am Ende des Herstellungsprozesses nicht vereinzelt wird. Furthermore, the method of the present invention is based on Applicable substrate, which only one chip or one Has component or a circuit and therefore at the end of Manufacturing process is not isolated.
Die galvanisch erzeugte Metallisierung 70 kann, wie im Ausführungsbeispiel dargestellt, Kontakthügel bilden oder aber beliebige andere Funktionen übernehmen. The galvanically generated metallization 70 can, as shown in the exemplary embodiment, form contact bumps or take over any other functions.
Die Maske 60 kann, wie es im Ausführungsbeispiel dargestellt
ist, eine Photolack-Maske sein oder aber auf eine andere
herkömmliche Weise erzeugt werden.
Bezugszeichenliste
10 Wafer
12 Oberfläche
A Chip
B Chip
C Chip
D Chip
14 Ritzrahmen
22, 24, 28 Leiterbereiche
32, 34, 36, 38 Abschnitte
40 Verbindungsleiterbereiche
50 Passivierung
60 Photolack-Maske
70 galvanisch erzeugte Metallisierung
As shown in the exemplary embodiment, the mask 60 can be a photoresist mask or can be produced in another conventional manner. Legend: 10 wafer
12 surface
A chip
B chip
C chip
D chip
14 scoring frames
22 , 24 , 28 leader areas
32 , 34 , 36 , 38 sections
40 connecting conductor areas
50 passivation
60 photoresist mask
70 galvanized metallization
Claims (7)
gleichzeitiges Bilden von Leiterbereichen (22, 24, 28) und eines die Leiterbereiche (22, 24, 28) verbindenden Verbindungsleiterbereiches (40) auf einem Substrat (10);
Aufbringen einer Maske (60), die zu galvanisierende Abschnitte (32, 34, 36, 38) der Leiterbereiche (22, 24, 28) festlegt;
galvanisches Erzeugen der Metallisierung (70) in den festgelegten Abschnitten (32, 34, 36, 38); und
Durchtrennen des Verbindungsleiterbereiches (40). 1. A method for producing a laterally structured metallization ( 70 ) with the following steps:
simultaneous formation of conductor regions ( 22 , 24 , 28 ) and a connecting conductor region ( 40 ) connecting the conductor regions ( 22 , 24 , 28 ) on a substrate ( 10 );
Applying a mask ( 60 ) which defines sections ( 32 , 34 , 36 , 38 ) of the conductor regions ( 22 , 24 , 28 ) to be galvanized;
galvanically generating the metallization ( 70 ) in the defined sections ( 32 , 34 , 36 , 38 ); and
Cut through the connecting conductor area ( 40 ).
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