DE10130977A1

DE10130977A1 - Needle card for testing integrated circuits has needle sets arranged to correspond to contacts at the edge of the substrate disk

Info

Publication number: DE10130977A1
Application number: DE2001130977
Authority: DE
Inventors: Michael Huebner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2003-01-16

Abstract

A needle card (31,32) for testing integrated circuits on a substrate has sets of needles (4) so arranged to correspond with contacts on a curved edge of the substrate disk. Essentially all the needles are in contact with the corresponding integrated circuits. An Independent claim is also included for a test system using the needle card above.

Description

Die Erfindung betrifft eine Nadelkarte zum Testen integrierter Schaltungen und ein Testersystem mit mehreren solcher Nadelkarten. The invention relates to a needle card for testing integrated circuits and a tester system with several such Probe cards.

Beim Testen von Halbleiterchips auf einer Substratscheibe werden Nadelkarten für Testersysteme mit immer höherer Parallelität verwendet. Mit diesen Nadelkarten werden alle integrierten Schaltungen der gesamten Substratscheibe im Allgemeinen in mehreren Aufsetzvorgängen kontaktiert. Die maximale Anzahl von parallel getesteten integrierten Schaltungen liegt bei Testersystemen nach dem aktuellen Stand der Technik bei 64 und wird sich in absehbarer Zeit auf 256 erhöhen. When testing semiconductor chips on a substrate wafer become needle cards for tester systems with ever higher Parallelism used. With these needle cards everyone integrated circuits of the entire substrate wafer in the Generally contacted in several touchdowns. The Maximum number of integrated circuits tested in parallel is based on state-of-the-art tester systems at 64 and will increase to 256 in the foreseeable future.

Beim parallelen Testen integrierter Schaltungen auf einer Substratscheibe werden üblicherweise 64-fach Nadelkarten verwendet. Die Nadelkarten weisen Nadelsätze auf. Die Nadelsätze umfassen im wesentlichen Prüfnadeln, die so angeordnet sind, dass sie auf vorgesehenen Kontaktflächen aufgesetzt werden können, um so die jeweilige integrierte Schaltung mit einer an die Nadelsätze angeschlossenen Testervorrichtung zu verbinden. Die Anordnung der Nadelsätze auf der 64-fach Nadelkarte kann an die jeweils vorliegende Anordnung der integrierten Schaltungen auf der Substratscheibe angepasst werden, ist aber in aller Regel eine rechteckige Anordnung, bei der die Nadelsätze benachbart angeordnet sind, um benachbarte integrierte Schaltungen zu kontaktieren. Übliche Anordnungen von Nadelsätzen sind beispielsweise eine 8 × 8-, 16 × 4-, 4 × 16- oder auch eine 9 × 7-Anordnung. When testing integrated circuits in parallel on one Substrate discs are usually 64-fold needle cards used. The needle cards have needle sets. The needle sets essentially include test needles arranged so that they are placed on designated contact surfaces can, so the respective integrated circuit with a tester device connected to the needle sets connect. The arrangement of the needle sets on the 64-fold The needle card can be attached to the current arrangement of the integrated circuits adapted on the substrate wafer but is usually a rectangular arrangement, in which the needle sets are arranged adjacent to to contact adjacent integrated circuits. usual Arrangements of needle sets are, for example, an 8 × 8, 16 × 4-, 4 × 16 or even a 9 × 7 arrangement.

Mit zunehmender Parallelität der Testersysteme wird die Effektivität der Nadelkarte dadurch gemindert, dass beim Aufsetzvorgang im Randbereich der Substratscheibe eine große Anzahl von Nadelsätzen über den Rand hinausragt und damit ein großer Teil der damit verbundenen Testerkanäle nicht genutzt werden kann. Dadurch wird die Effektivität des Testvorgangs mit der Nadelkarte gemindert und der gesamte Durchsatz an getesteten integrierten Schaltungen reduziert. Im Mittenbereich der Substratscheibe dagegen kann man aufgrund der rechteckigen Anordnungen der integrierten Schaltungen meist eine sehr effektive Testabdeckung der Substratscheibe erreichen. With increasing parallelism of the tester systems, the Effectiveness of the needle card reduced by the fact that A large placement process in the edge area of the substrate wafer Number of sets of needles protrudes beyond the edge and thus most of the associated tester channels are not used can be. This will make the testing process more effective reduced with the needle card and the total throughput on tested integrated circuits reduced. in the Center area of the substrate wafer, however, can be due to the rectangular arrangements of the integrated circuits mostly a very effective test coverage of the substrate wafer to reach.

Es ist daher Aufgabe der vorliegenden Erfindung, die Effektivität des Testvorganges zu steigern und den Durchsatz von Testsystemen zu erhöhen. It is therefore an object of the present invention To increase the effectiveness of the testing process and the throughput of To increase test systems.

Diese Aufgabe wird durch die Nadelkarte nach Anspruch 1 und das Testersystem nach Anspruch 5 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben. This object is achieved by the needle card according to claim 1 and solved the tester system according to claim 5. More beneficial Embodiments of the invention are in the dependent Claims specified.

Erfindungsgemäß ist eine Nadelkarte zum Testen von integrierten Schaltungen auf einer Substratscheibe vorgesehen. Die Nadelkarte weist mehrere Nadelsätze auf, die entsprechend der Positionen der zu testenden integrierten Schaltungen auf der Substratscheibe angeordnet sind. Auf diese Weise ist zumindest ein Teil der integrierten Schaltungen auf der Substratscheibe durch Aufsetzen der Nadelkarte mit Hilfe der Nadelsätze gleichzeitig kontaktierbar. Die Nadelsätze sind auf der Nadelkarte so angeordnet, dass sie einer Anordnung der integrierten Schaltungen an einem gekrümmten Randbereich der Substratscheibe entsprechen. So können nach einem Aufsetzen der Nadelkarte auf den gekrümmten Randbereich der Substratscheibe im wesentlichen alle Nadelsätze der Nadelkarte entsprechende integrierte Schaltungen kontaktieren. According to the invention is a needle card for testing integrated circuits provided on a substrate wafer. The The needle card has several sets of needles that correspond to the Positions of the integrated circuits to be tested on the Substrate disc are arranged. That way at least part of the integrated circuits on the Substrate disc by attaching the needle card using the Needle sets can be contacted simultaneously. The needle sets are on the Pin card arranged so that it is an arrangement of the integrated circuits on a curved edge region of the Correspond to the substrate disk. So after a touchdown the needle card on the curved edge area of the Substrate disk essentially all needle sets of the needle card contact appropriate integrated circuits.

Der Vorteil der Erfindung liegt darin, Nadelkarten vorzusehen, bei denen die Nadelsätze so angeordnet sind, dass sie beim Aufsetzen auf den Randbereich einer Substratscheibe die dort befindlichen integrierten Schaltungen kontaktieren, ohne dass jedoch Nadelsätze über den Randbereich der Substratscheibe hinausragen und somit während des Testvorgangs nicht genutzt werden können. Die Nadelsätze werden entsprechend der Anordnung der integrierten Schaltungen auf der Substratscheibe auf der Nadelkarte angeordnet, so dass auch beim Testen von am Randbereich der Substratscheibe angeordneten integrierten Schaltung keine Testerkanäle ungenutzt gelassen werden. Es ist auf diese Weise möglich, die gesamte Anzahl von Aufsetzvorgängen, die zum vollständigen Testen aller auf der Substratscheibe befindlichen integrierten Schaltungen notwendig sind, zu reduzieren. Auf diese Weise kann Testzeit eingespart werden, wodurch der Durchsatz erhöht und das Testverfahren kostengünstiger zu betreiben ist. The advantage of the invention is needle cards to be provided in which the needle sets are arranged so that they when placed on the edge area of a substrate wafer contact the integrated circuits located there without that however needle sets over the edge area of the Protruding the substrate wafer and therefore not during the test process can be used. The needle sets are made according to the Arrangement of the integrated circuits on the Substrate disc arranged on the needle card, so that even when Testing of arranged at the edge area of the substrate wafer integrated circuit no tester channels left unused become. It is possible in this way, the total number of touchdowns that are used to fully test everyone integrated circuits located on the substrate wafer are necessary to reduce. This way, test time can be saved, which increases throughput and that Test procedure is cheaper to operate.

Üblicherweise sind Substratscheiben kreisförmig, so dass der Randbereich der Fläche mit den integrierten Schaltungen auf der Substratscheibe bei einer Draufsicht stufenförmig ausgebildet ist. Eine solche stufenförmige Anordnung von integrierten Schaltungen lässt sich mit rechteckig angeordneten Nadelsätzen nicht optimal ausfüllen, so dass bei Verwendung bisheriger Nadelkarten Nadelsätze auf ungenutzten Substratbereichen aufliegen würden bzw. ins Leere greifen würden. Bei der nächsten Generation von Testersystemen, die eine 256-fache Parallelität aufweisen, führt eine solche rechteckige Anordnung von Nadelsätzen dazu, dass die Effektivität beim Testvorgang noch weiter sinkt, da noch mehr Nadelsätze als bisher beim Testen eines Randbereichs einer Substratscheibe ungenutzt wären, da sie keine integrierten Schaltungen kontaktieren, d. h. entweder auf ungenutzten Substratbereichen aufliegen oder ins Leere greifen. Substrate disks are usually circular, so that the Edge area of the area with the integrated circuits the substrate wafer in a plan view in a step shape is trained. Such a step-like arrangement of integrated circuits can be rectangular not optimally fill arranged needle sets, so that at Use of previous needle cards needle sets on unused Would lie on substrate areas or reach into the void would. In the next generation of tester systems that have a 256-fold parallelism, such leads rectangular arrangement of needle sets that the Effectiveness during the test process drops even further because there is more Needle sets than before when testing an edge area of a Would be unused because they are not integrated Contact circuits, d. H. either on unused Lay on substrate areas or reach into the void.

Die vorliegende Erfindung sieht nun vor, die Nadelsätze auf der Nadelkarte so anzuordnen, dass sie bei einem Aufsetzvorgang auf den Randbereich der Substratscheibe die integrierten Schaltungen kontaktieren, ohne dass Nadelsätze ungenutzt bleiben. D. h., die Anordnung der integrierten Schaltungen im Randbereich wird nachgebildet. Somit kann die Parallelität der Testereinrichtung vollständig ausgenutzt werden, weil entweder ein größerer Randbereich abgedeckt werden kann oder zusätzliche integrierte Schaltungen im Mittenbereich der Substratscheibe getestet werden können, die ansonsten nur in einem weiteren Aufsetzvorgang der Nadelkarte kontaktiert werden würden. The present invention now provides for the needle sets arrange the needle card so that it Attachment process to the edge area of the substrate wafer contact integrated circuits without needling sets remain unused. That is, the arrangement of the integrated Circuits in the border area are simulated. Thus, the Parallelism of the tester device fully exploited be covered because either a larger border area can be or additional integrated circuits in the Center area of the substrate wafer can be tested otherwise only in a further placement process of the needle card would be contacted.

Besonders vorteilhaft ist es, wenn die Nadelsätze auf der Nadelkarte so angeordnet sind, um alle integrierten Schaltungen auf einer Hälfte der Substratscheibe zu kontaktieren. In diesem Fall können alle integrierten Schaltungen auf einer Substratscheibe mit zwei Nadelkarten getestet werden. Dies kommt einem Einsatz bei herkömmlichen Testersystemen sehr entgegen, da diese üblicherweise über zwei Testköpfe (Stationen) verfügen. Die beiden unterschiedlichen Nadelkarten können auf den beiden Stationen installiert werden. Auf einer der Stationen würden dann eine erste bzw. eine zweite Hälfte der Substratscheibe getestet. It when the sets of needles on the Pin card are arranged to all integrated Contact circuits on one half of the substrate wafer. In In this case, all integrated circuits can be on one Substrate disk can be tested with two needle cards. This is very useful for conventional tester systems contrary, since these usually have two test heads (Stations). The two different needle cards can be installed on the two stations. On a the stations would then have a first or a second half the substrate wafer tested.

Ist die Fläche einer einzelnen der integrierten Schaltungen auf der Substratscheibe geringer, erhöht sich deren gesamte Anzahl auf der Substratscheibe. D. h., es ist nicht möglich, mit der vorgegebenen Parallelität der Testeinrichtung die Hälfte der integrierten Schaltungen zu kontaktieren. Daher kann auch vorgesehen sein, die Nadelsätze auf der Nadelkarte so anzuordnen, dass die integrierten Schaltungen auf einem Viertel der Substratscheibe kontaktiert werden können. Is the area of a single one of the integrated circuits less on the substrate wafer, its total increases Number on the substrate disc. Ie it is not possible with the given parallelism of the test device Contact half of the integrated circuits. Therefore can also be provided, the needle sets on the needle card to be arranged so that the integrated circuits on one Quarter of the substrate wafer can be contacted.

Selbstverständlich ist es auch möglich, eine beliebige Anzahl von Nadelkarten, die jeweils einem bestimmten Bereich der Substratscheibe zugeordnet werden, vorzusehen. Dabei ist jedoch zu berücksichtigen, dass der Transport der Substratscheiben von einer Station zur nächsten die Effizienz des Testvorgangs mindert, so dass dadurch der Vorteil, der durch die erfindungsgemäße Anordnung der Nadelsätze auf unterschiedlichen Nadelkarten entsteht, verringert wird. Of course, it is also possible to have any number of pin cards, each covering a specific area of the Substrate disk are assigned to provide. It is however, take into account that the transportation of the Substrate wafers from one station to the next the efficiency of the Test process reduces, so that thereby the advantage by the arrangement of the needle sets according to the invention different needle cards arises, is reduced.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen: The invention will become more apparent from the accompanying drawings explained. Show it:

Fig. 1 ein Beispiel eines Wafers, der mit einer 64fach Nadelkarte auf herkömmliche Weise getestet wird; Fig. 1 shows an example of a wafer is tested with a 64-fold probe card in a conventional manner;

Fig. 2 ein Beispiel eines Wafers mit 478 integrierten Schaltungen, der mit zwei verschiedenen Nadelkarten nach einer Ausführungsform der vorliegenden Erfindung getestet wird; und FIG. 2 shows an example of a 478 integrated circuit wafer that is tested with two different pin cards according to an embodiment of the present invention; and

Fig. 3 das Layout der Nadelkarten zum Testen der Substratscheibe nach Fig. 2. Fig. 3 shows the layout of the probe card for testing the substrate wafer of FIG. 2.

In Fig. 1 sind beispielhaft die Aufsetzpositionen einer Nadelkarte nach dem Stand der Technik dargestellt. Eine Substratscheibe 1 weist eine große Zahl integrierter Schaltungen auf, die in einem Testverfahren auf Waferebene getestet werden sollen. Die übliche Parallelität von herkömm- Iichen Testersystemen liegt bei 64. In Fig. 1 ist beispielhaft durch die fett umrandeten Bereiche dargestellt, wie mit einer 8 × 8-Nadelkarte 3, d. h. einer Nadelkarte 3, die 8 einander benachbarte Nadelsätze in vertikaler und 8 Nadelsätze in horizontaler Richtung aufweist, integrierte Schaltungen 2 auf einer Substratscheibe 1 in mehreren Aufsetzvorgängen getestet werden können. Man erkennt, dass im Mittenbereich alle Nadelsätze der Nadelkarte 3 integrierte Schaltungen kontaktieren, wodurch die Parallelität der Testervorrichtung vollständig genutzt werden kann. In Fig. 1, the Aufsetzpositionen a probe card are shown by the prior art example. A substrate wafer 1 has a large number of integrated circuits which are to be tested in a test method at the wafer level. The usual parallelism of conventional tester systems is 64. In FIG. 1, the areas outlined in bold are shown by way of example, as with an 8 × 8 needle card 3 , ie a needle card 3 , the 8 adjacent sets of needles in vertical and 8 sets of needles has in the horizontal direction, integrated circuits 2 can be tested on a substrate wafer 1 in several placement processes. It can be seen that in the center area all needle sets of the needle card 3 contact integrated circuits, whereby the parallelism of the tester device can be fully used.

Dieselben Nadelkarten, die für den Mittenbereich der Substratscheibe 1 genutzt werden, werden bisher jedoch auch für das Testen der integrierten Schaltung 2 im Randbereich der Substratscheibe 1 genutzt, um einen Transport der zu testenden Substratscheiben 1 auf eine weitere Station zu vermeiden. Man erkennt deutlich am Beispiel der Nadelkarte 3, dass nur 49 der insgesamt zur Verfügung stehenden 64 Testkanäle genutzt werden können, da die übrigen 25 Nadelsätze nicht auf entsprechenden Kontaktflächen von integrierten Schaltungen 2 zu liegen kommen. Dies führt dazu, dass im Allgemeinen mehr Aufsetzvorgänge der Nadelkarte 3 auf die Substratscheibe 1 durchgeführt werden, als rein rechnerisch notwendig wäre, wenn nach jedem Aufsetzvorgang der Nadelkarte 3 64 der integrierten Schaltungen 2 getestet werden könnten. The same needle cards that are used for the central region of the substrate wafer 1 have, however, also been used for testing the integrated circuit 2 in the edge region of the substrate wafer 1 in order to avoid transporting the substrate wafer 1 to be tested to another station. The example of the needle card 3 clearly shows that only 49 of the total of 64 test channels available can be used, since the remaining 25 sets of needles do not come to rest on corresponding contact surfaces of integrated circuits 2 . This leads to the fact that generally more placement operations of the needle card 3 on the substrate wafer 1 are carried out than would be purely computationally necessary if 64 of the integrated circuits 2 could be tested after each placement operation of the needle card 3.

Wird nun die Parallelität der Testeinrichtung noch weiter erhöht, nämlich auf 256-fache Parallelität, so führt die rechteckige Anordnung der Nadelsätze auf der Nadelkarte noch stärker als bei 64-facher Parallelität dazu, dass Nadelsätze nach einem Aufsetzvorgang nicht auf integrierte Schaltungen aufliegen, so dass die daran angeschlossenen Testkanäle ungenutzt bleiben. Now the parallelism of the test facility continues increased, namely to 256-fold parallelism, so the rectangular arrangement of the needle sets on the needle card still stronger than with 64-fold parallelism that needle sets after a placement process not on integrated circuits rest so that the test channels connected to it remain unused.

Fig. 2 zeigt ein Beispiel einer Substratscheibe 1 mit 478 integrierten Schaltungen 2. Es ist wünschenswert, diese Substratscheibe 1 in einem Testersystem mit 256-facher Parallelität mit einer rechteckigen Nadelkarte 3 in zwei Aufsetzvorgängen zu testen, was rein rechnerisch möglich wäre, da 2 x 256 Testerkanäle 512 möglichen zu testenden integrierten Schaltungen 2 entsprächen. Um die in Fig. 2 dargestellte Substratscheibe 1 mit einer rechteckigen Nadelkarte 3 mit zwei Kontaktierungen zu testen, benötigt man eine Nadelkarte 3 mit einer 18 × 17-Anordnung. Da das Testersystem jedoch nur über eine 256-fache Parallelität verfügt, kann eine 18 × 17- Anordnung einer Nadelkarte 3 nicht von dem Testsystem unterstützt werden, da diese Anordnung eine mindestens 306-fache Parallelität erfordern würde. Aus diesem Grund müsste diese Substratscheibe 1 auf herkömmliche Weise mit mindestens drei Kontaktierungen mit Hilfe von Nadelkarten 3 mit kleineren Anordnungen von Nadelsätzen gemessen werden. Fig. 2 shows an example of a substrate wafer 1 with integrated circuits 478 2. It is desirable to test this substrate wafer 1 in a tester system with 256-fold parallelism with a rectangular pin card 3 in two placement processes, which would be possible from a purely mathematical point of view since 2 x 256 tester channels correspond to 512 possible integrated circuits 2 to be tested. In order to test the substrate wafer 1 shown in FIG. 2 with a rectangular needle card 3 with two contacts, a needle card 3 with an 18 × 17 arrangement is required. However, since the tester system only has a 256-fold parallelism, an 18 × 17 arrangement of a needle card 3 cannot be supported by the test system, since this arrangement would require at least 306-fold parallelism. For this reason, this substrate wafer 1 would have to be measured in a conventional manner with at least three contacts with the aid of needle cards 3 with smaller arrangements of needle sets.

Gemäß einer Ausführungsform der Erfindung werden nun zwei Nadelkarten zur Verfügung gestellt, die jeweils zum Testen der ersten M1 und der zweiten Hälfte M2 vorgesehen sind. Die meisten Testersysteme verfügen über zwei Testköpfe (Stationen). Die beiden Nadelkarten können dann auf den beiden Stationen installiert werden, wobei auf einer Station die erste M1 und auf einer anderen die zweite Hälfte M2 der Substratscheibe getestet werden kann. According to one embodiment of the invention, two Pin cards are provided, each for testing the first M1 and the second half M2 are provided. The most tester systems have two test heads (Stations). The two needle cards can then on the two Stations are installed, the first on one station M1 and on another the second half M2 the Substrate disk can be tested.

Beim Testen eines Loses werden zunächst alle Substratscheiben auf ihrer ersten Hälfte H1 getestet, und dann die zweite Hälfte H2 der Substratscheiben auf der anderen Station getestet. When testing a lot, all substrate slices are first tested on their first half H1, and then the second Half H2 of the substrate slices on the other station tested.

In Fig. 3 sind entsprechend zwei Nadelkarten gemäß einer Ausführungsform der Erfindung gezeigt. Die Substratscheibe 1 von Fig. 2 kann jetzt mit zwei Nadelkarten 31, 32 in zwei Aufsetzvorgängen vollständig getestet werden. Die erste Nadelkarte 31 weist 246 Nadelsätze 4 und die zweite Nadelkarte 32 230 Nadelsätze 4 auf, wodurch es möglich ist, jede der Nadelkarten mit einem 256-fach parallelen Testersystem zu verbinden. Man erkennt, dass die Nadelsätze 4 auf den beiden Nadelkarten 31, 32 so angeordnet sind, dass sie den Positionen der integrierten Schaltungen 2 auf der Substratscheibe 1 entsprechen. Beim Aufsetzen der jeweiligen Nadelkarte 31, 32 auf den entsprechenden Bereich der Substratscheibe 1 kontaktieren somit alle auf der Nadelkarte 31, 32 befindlichen Nadelsätze 4 integrierte Schaltungen 2. Dadurch, dass die Nadelkarte 31, 32 den Anordnungen der integrierten Schaltungen 2 angepasst ist, befinden sich auf der Nadelkarte 31, 32 im wesentlichen keine Nadelsätze 4, die auf einem ungenutzten Bereich der Substratscheibe 1 aufliegen bzw. ins Leere greifen. In Fig. 3 two probe card are respectively shown in accordance with an embodiment of the invention. The substrate wafer 1 from FIG. 2 can now be completely tested with two needle cards 31 , 32 in two placement processes. The first needle card 31 has 246 needle sets 4 and the second needle card 32 has 230 needle sets 4 , which makes it possible to connect each of the needle cards with a 256-fold parallel tester system. It can be seen that the needle sets 4 on the two needle cards 31 , 32 are arranged such that they correspond to the positions of the integrated circuits 2 on the substrate wafer 1 . When the respective needle card 31 , 32 is placed on the corresponding region of the substrate wafer 1 , all the needle sets 4 on the needle card 31 , 32 contact integrated circuits 2 . Because the needle card 31 , 32 is adapted to the arrangements of the integrated circuits 2 , there are essentially no needle sets 4 on the needle card 31 , 32 which rest on an unused area of the substrate wafer 1 or reach into the void.

Auf diese Weise ist es möglich, die in Fig. 2 dargestellte Substratscheibe 1 mit einem 256-fach Testersystem in zwei Schritten zu testen, während ein Testvorgang mit herkömmlichen Nadelkarten 3 mindestens drei Aufsetzvorgänge erfordern würde. In this way, it is possible to test the substrate wafer 1 shown in FIG. 2 in two steps with a 256-fold tester system, whereas a test procedure with conventional needle cards 3 would require at least three placement procedures.

Die beschriebene hochparallele Nadelkarte 31, 32 wird typischerweise auf einem mehrlagigen Keramikträger aufgebaut. Um zwei unterschiedliche Nadelkarten 31, 32 aufzubauen, darf die Nadelkarte 31, 32 mit den Nadelsätzen 4 nur an den jeweils dafür vorgesehenen Positionen bestückt und mit dem Testsystem verbunden werden. Da das Design eines solchen Trägers mit sehr hohen Kosten verbunden ist, ermöglicht die oben beschriebene Lösung eine erhebliche Einsparung beim Testequipment, weil sich mit dieser Erfindung die gesamte Substratscheibe 1 der Fig. 2 mit zwei statt mit drei Kontaktierungen testen lässt. The described highly parallel needle card 31 , 32 is typically built up on a multi-layer ceramic carrier. In order to set up two different needle cards 31 , 32 , the needle card 31 , 32 may only be equipped with the needle sets 4 at the positions provided for this purpose and connected to the test system. Since the design of such a carrier is associated with very high costs, the solution described above enables considerable savings in the test equipment, because with this invention the entire substrate wafer 1 of FIG. 2 can be tested with two instead of three contacts.

Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein. Bezugszeichenliste 1 Substratscheibe
2 integrierte Schaltung
3 Aufsetzposition einer Nadelkarte
4 Nadelsatz
31 erste Nadelkarte
32 zweite Nadelkarte
H1 erste Hälfte der Substratscheibe
H2 zweite Hälfte der Substratscheibe
The features of the invention disclosed in the preceding description, the claims and the drawings can be essential both individually and in any combination for realizing the invention in its various embodiments. REFERENCE SIGNS LIST 1 substrate wafer
2 integrated circuit
3 Position of a needle card
4 sets of needles
31 first needle card
32 second needle card
H1 first half of the substrate wafer
H2 second half of the substrate wafer

Claims

1. needle card 31 , 32 for testing integrated circuits ( 2 ) on a substrate disc ( 1 ) with a plurality of needle sets ( 4 ), at least some of the integrated circuits ( 2 ) on the substrate disc ( 1 ) by placing the needle card ( 31 , 32 ) can be contacted simultaneously with the aid of the needle sets ( 4 ), characterized in that the needle sets ( 4 ) are arranged on the needle card ( 31 , 32 ) in such a way that they arrange the integrated circuits ( 2 ) on a curved edge region of the substrate wafer ( 1 ) correspond, so that after placing the needle card ( 31 , 32 ) on the curved edge region of the substrate wafer ( 1 ) essentially all needle sets ( 4 ) of the needle card ( 31 , 32 ) contact corresponding integrated circuits ( 2 ).

2. Needle card according to claim 1, characterized in that the needle sets ( 4 ) on the needle card ( 31 , 32 ) are arranged such that they correspond to an arrangement of the integrated circuits ( 2 ) on an arcuate edge region of the substrate wafer ( 1 ).

3. Needle card according to claim 1 or 2, characterized in that the needle sets ( 4 ) on the needle card ( 31 , 32 ) are arranged to the integrated circuits ( 2 ) on one half (M1, M2) of the substrate disc ( 1 ) to contact.

4. Needle card according to claim 1 or 2, wherein the needle sets ( 4 ) on the needle card ( 31 , 32 ) are arranged to contact the integrated circuits ( 2 ) on a quarter of the substrate wafer ( 1 ).

5. tester system with a needle card ( 31 , 32 ) according to one of claims 1 to 4.

6. tester system according to claim 5, characterized by two needle cards ( 31 , 32 ) which are suitable to contact one half (H1, H2) of the integrated circuits ( 2 ) arranged on the substrate wafer ( 1 ).

7. tester system according to claim 5, by four needle cards () which are suitable to contact a quarter () of the integrated circuits ( 2 ) arranged on the substrate wafer ( 1 ).

8. Tester system according to one of claims 5 to 7, characterized in that the tester system has a test circuit to test up to 256 integrated circuits ( 2 ) simultaneously.