DE10112538A1

DE10112538A1 - Voltage limiter arrangement has current amplification arrangement which is wired between second connection of voltage-limiting unit and control connection of semiconducting switch.

Info

Publication number: DE10112538A1
Application number: DE2001112538
Authority: DE
Inventors: Zenko Gergintschew
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2002-07-04

Abstract

A voltage limiter arrangement has the following features: - a first and a second connecting terminal; - a semiconducting switch with a load path and a control connection, the load path being between wired between the first and second connecting terminals; - a voltage-limiting unit (10) with a first and second connection (12,14) whose electrical resistance is dependent upon a voltage lying between the first and second connections and whose first connection is coupled to the first connecting terminal. There is a current amplification arrangement (20) which is wired between the second connection of the voltage-limiting unit and the control connection of the semiconducting switch.

Description

Die vorliegende Erfindung betrifft eine Spannungsbegrenzungs anordnung gemäß den Merkmalen des Oberbegriffs des Anspruchs 1.The present invention relates to a voltage limitation arrangement according to the features of the preamble of the claim 1.

Aufgabe solcher Spannungsbegrenzungsschaltungen ist es insbe sondere, empfindliche elektronische Schaltungen, insbesondere Halbleiterschaltungen vor Hochspannungsimpulsen, die bei spielsweise durch elektrostatische Entladungen oder durch Einkopplungseffekte hervorgerufen werden, zu schützen. Die Spannungsbegrenzungsschaltung wird dabei zum Schutz eines einzelnen Bauteils oder zum Schutz einer Schaltung aus einer Vielzahl von Bauteilen an Anschlussklemmen des Bauteils oder der Schaltung angeschlossen und wird leitend wenn die Span nung zwischen den Anschlussklemmen einen vorgegebenen Wert erreicht, um einen weiteren Spannungsanstieg und dadurch eine Zerstörung des Bauteils oder der Schaltung zu verhindern.It is particularly the task of such voltage limiting circuits special, sensitive electronic circuits, in particular Semiconductor circuits before high voltage pulses, which at for example by electrostatic discharge or by Coupling effects are caused to protect. The Voltage limiting circuit is used to protect a individual component or to protect a circuit from one A large number of components on the component's connection terminals or connected to the circuit and becomes conductive when the span between the terminals a predetermined value reached a further increase in voltage and thereby a To prevent destruction of the component or the circuit.

Fig. 1 zeigt eine Spannungsbegrenzungsanordnung nach dem Stand der Technik, die eine erste und zweite Anschlussklemme K10, K20 zum Anschließen an Klemmen eines zu schützenden Bau teils oder einer zu schützenden Schaltung aufweist. Die be kannte Spannungsbegrenzungsanordnung weist einen als MOS- Transistor ausgebildeten Halbleiterschalter M, dessen Drain- Source-Strecke D-S zwischen die Anschlussklemmen K10, K20 ge schaltet ist, und wenigstens eine Zenerdiode 21, die zwischen die erste Anschlussklemme K10 und den Gate-Anschluss G, des MOS-Transistors M1 geschaltet ist, auf. Erreicht bei Anlegen einer Spannung U10 zwischen der ersten und zweiten Anschluss klemme K10, K20 eine Spannung U20 über der Zenerdiode 21 den Wert der Durchbruchspannung der Zenerdiode 21 so beginnt die se zu leiten und das Gate G des MOS-Transistors M1 anzusteu ern. Der MOS-Transistor M wird dadurch leitend, wodurch die Spannung U10 zwischen der ersten und zweiten Anschlussklemme K10, K20 auf die Summe aus der Durchbruchspannung der Zener diode 21 und einer Schwellenspannung des MOS-Transistors M begrenzt ist. Die Schwellenspannung bezeichnet den Wert der Gate-Source-Spannung des MOS-Transistors, ab welchem dieser leitet. Fig. 1 shows a voltage limiting arrangement according to the prior art, which has a first and second terminals K10, K20 for connecting to terminals of a construction to be protected part or a circuit to be protected. The known voltage limiting arrangement has a semiconductor switch M designed as a MOS transistor, the drain-source path DS of which is connected between the connection terminals K10, K20, and at least one zener diode 21 which is connected between the first connection terminal K10 and the gate connection G, of the MOS transistor M1 is switched on. If a voltage U20 across the Zener diode 21 reaches the value of the breakdown voltage of the Zener diode 21 when a voltage U10 is applied between the first and second connection terminals K10, K20, this begins to conduct and the gate G of the MOS transistor M1 is activated. The MOS -Transistor M becomes conductive, whereby the voltage U10 between the first and second terminals K10, K20 is limited to the sum of the breakdown voltage of the Zener diode 21 and a threshold voltage of the MOS transistor M. The threshold voltage denotes the value of the gate-source voltage of the MOS transistor, from which it conducts.

Der MOS-Transistor M weist eine interne Gate-Kapazität auf, die in Fig. 1 durch einen zwischen Gate G und Drain D ge schalteten Kondensator Cgd und einen zwischen Gate G und Source 5 geschalteten Kondensator Cgs veranschaulicht ist. Diese Gate-Kapazität muss geladen werden, um den Transistor leitend anzusteuern, und entladen werden, um den Transistor zu sperren. Die leitende Zenerdiode stellt einen ohmschen Wi derstand dar, wobei dieser ohmsche Widerstand der leitenden Zenerdiode 21 und die Gate-Source-Kapazität Cgs ein RC-Glied bilden, dessen Zeitkonstante die Verzögerungsdauer zwischen dem Durchbruch der Zenerdiode 21 und dem Leiten des MOS- Transistors M, bzw. dem Wirksamwerden der Spannungsbegrenzung bestimmt.The MOS transistor M has an internal gate capacitance, which is illustrated in FIG. 1 by a capacitor Cgd connected between gate G and drain D and a capacitor Cgs connected between gate G and source 5 . This gate capacitance has to be charged in order to drive the transistor and to be discharged in order to block the transistor. The conductive zener diode represents an ohmic resistance, this ohmic resistance of the conductive zener diode 21 and the gate-source capacitance Cgs forming an RC element, the time constant of the delay between the breakdown of the zener diode 21 and the conduction of the MOS transistor M , or when the voltage limitation becomes effective.

Bei Verwendung von MOS-Transistoren mit einer großen Strom festigkeit und einer entsprechend großen Transistorfläche, bei denen die Gate-Source-Kapazität Werte von 50 pF und mehr annehmen kann, und bei einer Spannungsbegrenzung von bei spielsweise 60 V, die durch die Reihenschaltung von 10 Zener dioden mit jeweils einer Durchbruchspannung von 6 V erreicht werden kann, liegt diese Verzögerungszeit im Bereich von ei nigen Nanosekunden (ns). Gemäß unterschiedlichen Normen, wie ISO 7637-1-1990, DIN EN 61000-4-1 oder ANSI EOS/ESD-S5.1-1993 müssen Schaltungen oder Bauteile vor Spannungsimpulsen ge schützt sein, deren Anstiegszeit 5 ns beträgt. Da bei der be kannten Spannungsbegrenzungsanordnung die Verzögerungszeit im Bereich der Anstiegszeit des Spannungsimpulses, oder darüber, liegt, ist ein wirksamer Schutz des Bauteils oder der Schal tung nicht gewährleistet, da das Bauteil oder die Schaltung bereits der vollen Überspannung ausgesetzt sein kann, bis die Spannungsbegrenzung einsetzt. When using MOS transistors with a high current strength and a correspondingly large transistor area, in which the gate-source capacitance can assume values of 50 pF and more, and with a voltage limitation of 60 V, for example, by the series circuit of 10 Zener diodes, each with a breakdown voltage of 6 V, this delay time is in the range of a few nanoseconds (ns). According to different standards, such as ISO 7637-1-1990 , DIN EN 61000-4-1 or ANSI EOS / ESD-S5.1-1993, circuits or components must be protected against voltage pulses whose rise time is 5 ns. Since in the known voltage limiting arrangement, the delay time is in the range of the rise time of the voltage pulse, or above, effective protection of the component or the circuit is not guaranteed, since the component or the circuit can already be exposed to full overvoltage until the voltage limitation starts.

Ziel der vorliegenden Erfindung ist es, eine Spannungsbegren zungsanordnung zur Verfügung zu stellen, die bei Anlegen ei ner einen Schwellenwert übersteigenden Spannung zwischen de ren Anschlussklemmen, die zwischen den Anschlussklemmen an liegende Spannung nach einer geringen Verzögerungszeit be grenzt.The aim of the present invention is to limit voltage to make available an arrangement that is available when creating an egg ner a voltage exceeding a threshold between de terminals between the terminals lying voltage after a short delay time be borders.

Diese Aufgabe wird durch eine Spannungsbegrenzungsanordnung gemäß den Merkmalen des Anspruchs 1 gelöst.This task is accomplished through a voltage limiting arrangement solved according to the features of claim 1.

Die erfindungsgemäße Spannungsbegrenzungsanordnung weist eine erste und eine zweite Anschlussklemme, einen Halbleiterschal ter mit einer Laststrecke und einem Steueranschluss, wobei die Laststrecke zwischen der ersten und zweiten Anschluss klemme verschaltet ist, und eine Spannungsbegrenzungseinheit mit einem ersten und zweiten Anschluss auf, wobei ein elekt rischer Widerstand der Spannungsbegrenzungseinheit von einer zwischen deren erstem und zweitem Anschluss anliegenden Span nung abhängig ist und wobei deren erster Anschluss an die erste Anschlussklemme gekoppelt ist. Weiterhin ist eine Stromverstärkungsanordnung zwischen den zweiten Anschluss der Spannungsbegrenzungseinheit und den Steueranschluss des Halb leiterschalters geschaltet. Die Spannungsbegrenzungseinheit ist derart ausgebildet, dass deren Widerstandswert absinkt, wenn eine zwischen deren Anschlüssen anliegende Spannung ei nen Schwellwert erreicht, und weist vorzugsweise wenigstens eine Zenerdiode auf.The voltage limiting arrangement according to the invention has a first and a second connection terminal, a semiconductor scarf ter with a load path and a control connection, whereby the load distance between the first and second connection terminal is connected, and a voltage limiting unit with a first and second connection, with an elect rical resistance of the voltage limiting unit of one between their first and second connection depends on the first connection to the first connection terminal is coupled. Furthermore, one Current amplification arrangement between the second connection of the Voltage limiting unit and the control connection of the half conductor switch switched. The voltage limiting unit is designed in such a way that its resistance value drops, when a voltage between their terminals ei reached a threshold value, and preferably has at least a zener diode.

Wird bei der erfindungsgemäßen Spannungsbegrenzungsanordnung eine Spannung zwischen deren Anschlussklemmen angelegt, bei der eine Spannung zwischen den Anschlüssen der Spannungsbe grenzungseinheit einen Wert erreicht, bei der die Spannungs begrenzungseinheit "durchschaltet", so wird ein von der Span nungsbegrenzungseinheit bereitgestellter Strom durch die Stromverstärkungsanordnung verstärkt und dem Steueranschluss des Halbleiterschalters zugeführt. Eine vorhandene parasitäre Kapazität des Halbleiterschalters, insbesondere eine Gate- Source-Kapazität bei MOS-Transistoren, wird bei der erfin dungsgemäßen Spannungsbegrenzungsanordnung gegenüber den be kannten Spannungsbegrenzungsanordnungen schneller aufgeladen, wodurch der Halbleiterschalter schneller leitet und die Ver zögerungszeit verkürzt ist.Will in the voltage limiting arrangement according to the invention a voltage is applied between their terminals, at which is a voltage between the terminals of the voltage limit unit reaches a value at which the voltage limiting unit "switched through", one of the Span Limiting unit current provided by the Current amplification arrangement reinforced and the control connection of the semiconductor switch supplied. An existing parasitic Capacitance of the semiconductor switch, in particular a gate Source capacitance in MOS transistors, is invented inventive voltage limiting arrangement compared to the be knew voltage limiting arrangements charged faster, whereby the semiconductor switch conducts faster and the ver delay time is shortened.

Bei einer Ausführungsform der Erfindung ist vorgesehen, dass die Stromverstärkungseinheit einen Bipolartransistor auf weist, dessen Basis an den zweiten Anschluss der Spannungsbe grenzungseinheit angeschlossen ist, dessen Emitter an den Steueranschluss des Halbleiterschalters angeschlossen ist und dessen Kollektor an die erste Anschlussklemme der Spannungs begrenzungsanordnung gekoppelt ist.In one embodiment of the invention it is provided that the current amplification unit has a bipolar transistor points, the base of which to the second connection of the voltage boundary unit is connected, the emitter of which Control connection of the semiconductor switch is connected and its collector to the first terminal of the voltage limiting arrangement is coupled.

Die vorliegende Erfindung wird nachfolgend anhand eines Aus führungsbeispiels in Figuren näher erläutert. In den Figuren zeigtThe present invention is hereinafter based on an off management example explained in more detail in figures. In the figures shows

Fig. 2 ein Ausführungsbeispiel der erfindungsgemäßen Span nungsbegrenzungsanordnung, Fig. 2 voltage limiting arrangement, an embodiment of the clamping according to the invention,

Fig. 3 ein Anwendungsbeispiel der erfindungsgemäßen Span nungsbegrenzungsanordnung. Fig. 3 shows an application example of the voltage limiting arrangement according to the invention.

In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.In the figures, unless otherwise stated, same reference numerals same parts with the same meaning.

Fig. 2 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Spannungsbegrenzungsanordnung, die Anschlussklemmen K1, K2 zum Anschließen an Anschlüsse eines zu schützenden Bauteils oder einer zu schützenden Schaltung aufweist. Die Spannungs begrenzungsanordnung weist einen Halbleiterschalter M1 auf, der in den dargestellten Ausführungsbeispiel als MOS- Transistor ausgebildet ist, wobei dessen Drain-Source-Strecke D-S. die eine Laststrecke des MOS-Transistors M1 bildet, zwi schen die erste Anschlussklemme K1 und die zweite Anschluss klemme K2 geschaltet ist. Der Gate-Anschluss G bildet einen Steueranschluss des als MOS-Transistor ausgebildeten Halblei terschalters M1. Die Spannungsbegrenzungsanordnung weist wei terhin eine Spannungsbegrenzungseinheit 10 mit einem ersten und zweiten Anschluss 12, 14 und eine Stromverstärkungsanord nung 20 auf. Die Spannungsbegrenzungsanordnung 10 wirkt als spannungsgesteuerter Widerstand, wobei deren Widerstandswert absinkt, wenn eine zwischen deren Anschlüssen 12, 14 anlie gende Spannung U2 einen vorgegebenen Schwellenwert über steigt. In dem dargestellten Ausführungsbeispiel weist die Spannungsbegrenzungseinheit 10 zwei in Reihe geschaltete Ze nerdioden DZ1, DZn auf, die jeweils in Sperrrichtung zwischen den ersten Anschluss 12 und den zweiten Anschluss 14 geschal tet sind. Der Schwellenwert, bei dem der Widerstandswert ab sinkt ist von der Anzahl der in Reihe geschalteten Zenerdi oden abhängig, wenngleich in der Figur nur zwei Zenerdioden dargestellt sind, so können dennoch nahezu beliebig viele Ze nerdioden in Reihe geschaltet werden. Üblicherweise werden zwischen 2 und 10 Zenerdioden in Reihe geschaltet. Fig. 2 shows an embodiment of the voltage-limiting device according to the invention, the connection terminals K1, K2 has to be connected to terminals of a component to be protected, or a circuit to be protected. The voltage limiting arrangement has a semiconductor switch M1 which, in the exemplary embodiment shown, is designed as a MOS transistor, with its drain-source path DS. which forms a load path of the MOS transistor M1, between the first terminal K1 and the second terminal K2 is connected. The gate connection G forms a control connection of the semiconductor switch M1 configured as a MOS transistor. The voltage limiting arrangement also has a voltage limiting unit 10 with a first and second connection 12 , 14 and a current amplification arrangement 20 . The voltage limiting arrangement 10 acts as a voltage-controlled resistor, the resistance value of which drops when a voltage U2 between its terminals 12 , 14 rises above a predetermined threshold value. In the illustrated embodiment, the voltage limiting unit 10 has two series-connected Zener diodes DZ1, DZn, which are each switched in the reverse direction between the first connection 12 and the second connection 14 . The threshold value at which the resistance value decreases depends on the number of Zener diodes connected in series, although only two Zener diodes are shown in the figure, so almost any number of Zener diodes can be connected in series. Usually between 2 and 10 Zener diodes are connected in series.

Die Stromverstärkungsanordnung 20 weist einen Bipolartransi tor Q1 mit einem Basis-Anschluss B, einem Emitter-Anschluss E und einen Kollektor-Anschluss K auf, wobei der Basis- Anschluss B an den zweiten Anschluss 14 der Spannungsbegren zungseinheit 10, der Emitter-Anschluss E an den Gate- Anschluss G des MOS-Transistors M1 und der Kollektoranschluss K an die erste Anschlussklemme K1 angeschlossen ist.The current amplification arrangement 20 has a bipolar transistor Q1 with a base connection B, an emitter connection E and a collector connection K, the base connection B to the second connection 14 of the voltage limiting unit 10 , the emitter connection E. the gate connection G of the MOS transistor M1 and the collector connection K is connected to the first connection terminal K1.

Der MOS-Transistor M1 weist eine parasitäre Gate-Drain- Kapazität und eine parasitäre Gate-Source-Kapazität auf, wo bei die Gate-Drain-Kapazität in Fig. 2 als Kondensator Cgd zwischen dem Gate-Anschluss G und dem Drain-Anschluss D des MOS-Transistors M1 dargestellt ist und wobei die Gate-Source- Kapazität als Kondensator Cgs zwischen dem Gate-Anschluss G und dem Source-Anschluss S des MOS-Tranistors M1 dargestellt ist. Zwischen den Gate-Anschluss G des MOS-Transistors M1 und die zweite Anschlussklemme K2 ist in dem Ausführungsbeispiel gemäß der Fig. 2 eine erste Stromquelle Iq1 geschaltet und zwischen den zweiten Anschluss I4 der Spannungsbegrenzungs einheit 10 und die zweite Klemme ist eine zweite Stromquelle Iq2 geschaltet. Beide Stromquellen Iq1, Iq2 sind vorzugsweise als Depletion-MOS-Transistoren ausgebildet, die jeweils als Dioden verschaltet sind. Die Stromquellen Iq1, Iq2 sind damit auf einfache Weise zusammen mit dem MOS-Transistor M1, dem Bipolartransistor Q1 und den Zenerdioden DZ1, DZn in einem Halbleiterkörper integrierbar.The MOS transistor M1 has a parasitic gate-drain capacitance and a parasitic gate-source capacitance, where the gate-drain capacitance in FIG. 2 as a capacitor Cgd between the gate connection G and the drain connection D of the MOS transistor M1 and the gate-source capacitance is shown as a capacitor Cgs between the gate terminal G and the source terminal S of the MOS transistor M1. A first current source Iq1 is connected between the gate terminal G of the MOS transistor M1 and the second terminal K2 in the exemplary embodiment according to FIG. 2, and a second current source Iq2 is connected between the second terminal I4 of the voltage limiting unit 10 and the second terminal , Both current sources Iq1, Iq2 are preferably designed as depletion MOS transistors, which are each connected as diodes. The current sources Iq1, Iq2 can thus be easily integrated in a semiconductor body together with the MOS transistor M1, the bipolar transistor Q1 and the Zener diodes DZ1, DZn.

Die Funktionsweise der erfindungsgemäßen Spannungsbegren zungsanordnung gemäß der Fig. 2 wird nachfolgend kurz erläu tert.The operation of the voltage limiting arrangement according to the invention according to FIG. 2 is briefly explained below.

Steigt eine Spannung U1 zwischen den ersten und zweiten An schlussklemmen K1, K2 der Spannungsbegrenzungsanordnung auf einen Wert an, bei welchem die Spannung U2 über der Span nungsbegrenzungseinheit einen Wert erreicht, der der Summe der Durchbruchsspannungen der beiden Zenerdioden DZ1, DZn entspricht, so gehen die Zenerdioden DZ1, DZn in den Durch bruch und werden dabei von einem Strom Iz durchflossen, der am zweiten Anschluss 14 zur Verfügung steht. Die zweite Stromquelle Iq2 ist so dimensioniert, dass der durch sie ge lieferte Strom wesentlich kleiner als der Zenerstrom Iz ist, so dass annäherungsweise der gesamte Zenerstrom Iz der Basis B des Bipolartransistors Q1 als Basisstrom Ib zugeführt wird. Am Emitter-Anschluss E des Bipolartransistors Q1 steht ein Emitterstrom Ie zur Verfügung für den gilt:
Ie = β.Ib,
wobei β der Stromverstärkungsfaktor des Bipolartransistors Q1, der dimensionierungsabhängig und vorzugsweise größer als 100 ist. Ladungsspeichereffekte spielen bei dem Bipolartran sistor Q1 keine Rolle, so dass der Emitterstrom Ie annähe rungsweise verzögerungsfrei abhängig von dem Basisstrom Ib zur Verfügung steht. Die Gate-Source-Kapazität Cgs wird durch den Emitterstrom Ie des Bipolartransistors Q1 aufgeladen, bis eine zwischen dem Gate-Anschluss G und dem Source-Anschluss 5 anliegende Gate-Source-Spannung Ugs einen Schwellenwert er reicht, bei welchem der MOS-Transistor M1 zu leiten beginnt. Der leitende MOS-Transistor M1 verhindert einen weiteren An stieg der Spannung U1 zwischen den ersten und zweiten An schlussklemmen K1, K2. Die Spannung U1 wird in dem vorliegen den Beispiel auf einen Wert Ug begrenzt, für den gilt:
Ug = Ugs + Ube + Uzd.If a voltage U1 between the first and second connection terminals K1, K2 of the voltage limiting arrangement rises to a value at which the voltage U2 across the voltage limiting unit reaches a value which corresponds to the sum of the breakdown voltages of the two Zener diodes DZ1, DZn, then Zener diodes DZ1, DZn in the breakthrough and are flowed through by a current Iz, which is available at the second connection 14 . The second current source Iq2 is dimensioned such that the current it supplies is substantially smaller than the Zener current Iz, so that approximately the entire Zener current Iz is supplied to the base B of the bipolar transistor Q1 as the base current Ib. An emitter current Ie is available at the emitter terminal E of the bipolar transistor Q1 for which:
Ie = β.Ib,
where β is the current amplification factor of the bipolar transistor Q1, which is dimensionally dependent and preferably greater than 100. Charge storage effects play no role in the bipolar transistor Q1, so that the emitter current Ie is available approximately without delay depending on the base current Ib. The gate-source capacitance Cgs is charged by the emitter current Ie of the bipolar transistor Q1 until a gate-source voltage Ugs present between the gate connection G and the source connection 5 reaches a threshold value at which the MOS transistor M1 begins to lead. The conductive MOS transistor M1 prevents a further increase in the voltage U1 between the first and second connection terminals K1, K2. In the present example, the voltage U1 is limited to a value Ug, for which the following applies:
Ug = Ugs + Ube + Uzd.

Dabei ist Ugs die Gate-Source-Spannung des MOS-Transistors, die im Bereich von einigen Volt liegt. Ube ist die Basis- Emitter-Spannung des Bipolartransistors Q1, die bei Bipo lartransistoren in Siliziumtechnologie etwa 0,7 V beträgt. Uzd ist die Summe der Durchbruchspannungen der - im vorlie genden Fall zwei - Zenerdioden DZ1, DZn. Während die Gate- Source-Spannung Ugs und die Basis-Emitter-Spannung Ub abhän gig von den eingesetzten Transistoren M1, Q1 annäherungsweise konstant sind, ist die Durchbruchspannung Uzd über die Anzahl der in Reihe geschalteten Zenerdioden DZ1, DZn einstellbar. Ein üblicher Wert für die Durchbruchspannung einer Zenerdiode in Siliziumtechnologie beträgt 6 V. Die Verwendung von zwei Zenerdioden DZ1, DZn in Fig. 2 dient lediglich der Erläute rung, selbstverständlich können nahezu beliebig viele Zener dioden zur Einstellung der Grenzspannung in Reihe geschaltet werden, wobei zu erwähnen ist, dass ein ohmscher Widerstand, den die in Reihe geschalteten Zenerdioden in leitendem Zu stand zwischen den Anschlüssen 12, 14 darstellen, mit stei gender Anzahl der verwendeten Zenerdioden ansteigt, so dass der Zenerstrom Iz mit steigender Anzahl der Zenerdioden ab nimmt. Ein mit steigender Anzahl der verwendeten Zenerdioden abnehmender Zenerstrom Iz kann durch einen Bipolartransistor Q1 mit einen entsprechend größeren Verstärkungsfaktor β kom pensiert werden. Ugs is the gate-source voltage of the MOS transistor, which is in the range of a few volts. Ube is the base-emitter voltage of the bipolar transistor Q1, which is about 0.7 V for bipolar transistors in silicon technology. Uzd is the sum of the breakdown voltages of the - in the present case two - Zener diodes DZ1, DZn. While the gate-source voltage Ugs and the base-emitter voltage Ub are approximately constant depending on the transistors M1, Q1 used, the breakdown voltage Uzd can be set via the number of Zener diodes DZ1, DZn connected in series. A common value for the breakdown voltage of a Zener diode in silicon technology is 6 V. The use of two Zener diodes DZ1, DZn in Fig. 2 is only for the explanation, of course, almost any number of Zener diodes can be connected in series to set the limit voltage, whereby to It should be mentioned that an ohmic resistance, which the series-connected Zener diodes are in a conductive state between the connections 12 , 14 , increases with an increasing number of Zener diodes used, so that the Zener current Iz decreases with an increasing number of Zener diodes. A decreasing Zener current Iz with increasing number of Zener diodes used can be compensated for by a bipolar transistor Q1 with a correspondingly larger amplification factor β.

Die Verzögerungszeit, also die Zeit, die zwischen dem Durch bruch der Zenerdioden DZ1, DZn und dem Einschalten des MOS- Transistors M1 vergeht, ist bei der erfindungsgemäßen Span nungsbegrenzungsanordnung maßgeblich von dem Emitterstrom Ie abhängig, wobei für die Verzögerungszeit tv gilt:
tv = (Cgs.Ugs) / le.The delay time, that is the time that elapses between the breakdown of the Zener diodes DZ1, DZn and the switching on of the MOS transistor M1, is largely dependent on the emitter current Ie in the voltage limiting arrangement according to the invention, the following applies to the delay time tv:
tv = (Cgs.Ugs) / le.

Berücksichtigt man die Beziehung, wonach für den Emitterstrom le gilt:
Ie = β.Ib,
wobei der Basisstrom Ib im wesentlichen dem Zenerstrom Iz entspricht, der abhängig von der Anzahl der verwendeten Ze nerdioden als konstant anzusehen ist, so zeigt sich, dass die Verzögerungszeit umgekehrt proportional zu dem Verstärkungs faktor β des Bipolartransistors Q1 ist. Die Verwendung eines Bipolartransistors Q1 mit einem Stromverstärkungstransistor β von beispielsweise 100 reduziert somit die Reaktionszeit der Spannungsbegrenzungsanordnung gegenüber herkömmlichen Anord nungen etwa um den Faktor 100. Damit lassen sich Verzöge rungszeiten erreichen, die im Bereich von einigen 10 bis ei nigen 100 Pikosekunden (ps) liegen und die dann erheblich un terhalb der Anstiegszeiten der genormten Überspannungsimpulse liegen.Taking into account the relationship according to which le applies to the emitter current:
Ie = β.Ib,
wherein the base current Ib corresponds essentially to the Zener current Iz, which is to be regarded as constant depending on the number of used Zener diodes, it turns out that the delay time is inversely proportional to the gain factor β of the bipolar transistor Q1. The use of a bipolar transistor Q1 with a current amplification transistor β of, for example, 100 thus reduces the response time of the voltage limiting arrangement compared to conventional arrangements by a factor of 100. This allows delay times to be achieved which are in the range from a few 10 to a few 100 picoseconds (ps) and which are then considerably below the rise times of the standardized surge pulses.

Fig. 3 zeigt ein Anwendungsbeispiel der erfindungsgemäßen Spannungsbegrenzungsanordnung, deren Anschlussklemmen K1, K2 zwischen einen Anschluss für einen erstes Versorgungspoten tial Vbb und ein Bezugspotential GND einer Schaltungsanord nung geschaltet sind. Die Schaltungsanordnung weist einen Leistungstransistor T1 auf, der in Reihe zu einer Last zwi schen das Versorgungspotential Vbb und das Bezugspotential GND geschaltet ist und der mittels einer ebenfalls an das Versorgungspotential Vbb und das Bezugspotential GND ange schlossenen Ansteuerlogik angesteuert ist. Die Spannungsbe grenzungsanordnung schützt die Logikschaltung vor Überspan nungsimpulsen, beispielsweise durch elektrostatische Entla dungen oder durch Einkopplungseffekte in die Versorgungslei tungen, und verhindert, dass die Spannung zwischen den Klem men für Versorgungspotential Vbb und Bezugspotential GND über einen Wert ansteigt, der durch die Grenzspannung der Span nungsbegrenzungsanordnung bestimmt ist, wobei diese Grenz spannung, von der Anzahl der verwendeten Zenerdioden DZ1, DZn in der Spannungsbegrenzungseinheit 10 abhängig ist. Fig. 3 shows an application example of the voltage limiting arrangement according to the invention, the terminals K1, K2 between a connection for a first supply potential tial Vbb and a reference potential GND of a circuit arrangement are connected. The circuit arrangement has a power transistor T1 which is connected in series with a load between the supply potential Vbb and the reference potential GND and which is driven by means of a control logic also connected to the supply potential Vbb and the reference potential GND. The voltage limiting arrangement protects the logic circuit against overvoltage impulses, for example due to electrostatic discharges or through coupling effects in the supply lines, and prevents the voltage between the terminals for supply potential Vbb and reference potential GND from rising above a value which is caused by the limit voltage of the span voltage limiting arrangement is determined, this limit voltage is dependent on the number of Zener diodes DZ1, DZn used in the voltage limiting unit 10 .

Die Spannungsbegrenzungseinheit 10 ist nicht auf die Verwen dung von in Reihe geschalteten Zenerdioden beschränkt. Die Spannungsbegrenzungseinheit kann vielmehr als beliebiger spannungsgesteuerter Schalter ausgebildet sein, der einschal tet, wenn eine zwischen seinen Anschlüssen anliegende Span nung einen vorgegebenen Schwellenwert überschreitet. Des wei teren sind beliebige Stromverstärkungsanordnungen zwischen der Spannungsbegrenzungseinheit und dem Ansteueranschluss des Halbleiterschalters einsetzbar.The voltage limiting unit 10 is not limited to the use of Zener diodes connected in series. Rather, the voltage limiting unit can be designed as any voltage-controlled switch that switches on when a voltage between its connections exceeds a predetermined threshold value. Furthermore, any current amplification arrangements can be used between the voltage limiting unit and the control connection of the semiconductor switch.

Die erste Stromquelle Iq1 dient zum Entladen der Gate-Source- Kapazität Cgs, um den MOS-Transistor M1 zu sperren, wenn die Spannung U1 unter den Grenzwert absinkt. Die Stromquelle Iq1 ist dabei so dimensioniert, dass der Strom, mit welchem die Gate-Source-Kapazität Cgs entladen wird, wesentlich kleiner ist als der Emitterstrom Ie, um zu verhindern, dass die Stromquelle Iq1 den Aufladevorgang der Gate-Source-Kapazität Cgs wesentlich beeinflusst. The first current source Iq1 is used to discharge the gate-source Capacitance Cgs to turn off MOS transistor M1 when the Voltage U1 drops below the limit. The current source Iq1 is dimensioned so that the current with which the Gate-source capacitance Cgs is discharged, much smaller than the emitter current Ie to prevent the Current source Iq1 the charging process of the gate-source capacitance Cgs significantly affected.

LIST OF REFERENCE NUMBERS

M1 MOS-Transistor
Q1 Bipolartransistor
Iq1, Iq2 Stromquellen
Cgd, Cgs parasitäre Kapazitäten
G Gate-Anschluss
D Drain-Anschluss
S Source-Anschluss
B Basis
K Kollektor
E E-Meter
Ie E-Meterstrom
Ib Basisstrom
Iz Zenerstrom
DZ1, DZn Zenerdioden
C1 Leistungstransistor
Vbb Versorgungspotential
GND Verzugspotential
Ugs Gate-Source-Spannung
Ube Basis-E-Meter-Spannung
K1, K2 Anschlussklemmen
M1 MOS transistor
Q1 bipolar transistor
Iq1, Iq2 current sources
Cgd, Cgs parasitic capacities
G gate connector
D drain connector
S source connector
B base
K collector
E E meter
Ie meter current
Ib base current
Iz Zener current
DZ1, DZn Zener diodes
C1 power transistor
Vbb supply potential
GND warpage potential
Ugs gate-source voltage
Ube basic e-meter voltage
K1, K2 terminals

1010

Spannungsbegrenzungseinheit
Voltage limiting unit

1212

, .

1414

Anschlüsse der Spannungsbegrenzungseinheit
U1, U2 Spannungen
Voltage limiting unit connections
U1, U2 voltages

Claims

1. Voltage limiting arrangement, which has the following features:
a first and a second connection terminal (K1, K2),
a semiconductor switch (M1) with a load path (DS) and a control connection (G), the load path (DS) being connected between the first and second connection terminals (K1, K2),
a voltage limiting unit ( 10 ) with a first and second connection ( 12 , 14 ) whose electrical resistance depends on a voltage (U2) between the first and second connection ( 12 , 14 ), and the first connection ( 12 ) of which the first connection terminal (K1) is coupled,
marked by
a current amplification arrangement ( 20 ) which is connected between the second connection ( 14 ) of the voltage limiting unit ( 10 ) and the control connection (G) of the semiconductor switch (M1).

2. Voltage limiting arrangement according to claim 1, wherein the Semiconductor switch (M1) is designed as a MOS transistor.

3. Voltage limiting arrangement according to claim 1 or 2, wherein the voltage limiting unit ( 10 ) has at least one Ze nerdiode (DZ1, DZn) which is connected between the first and second connection ( 12 , 14 ).

4. Voltage limiting arrangement according to claim 1 or 2, wherein the voltage limiting unit ( 10 ) has a plurality of Zener diodes (DZ1, DZn) which are connected in series between the first and second terminals ( 12 , 14 ).

5. Voltage limiting arrangement according to one of the preceding claims, wherein the current amplification arrangement (V) has a bipolar transistor (Q1), the base (B) of which is connected to the second connection ( 14 ) of the voltage limiting unit ( 10 ), the emitter (E) of which Control connection (G) of the semiconductor switch (M1) is connected and its collector (K) is connected to the first connection terminal (K1).

6. Voltage limiting arrangement according to one of the preceding claims, in which a first current source (Iq1) between the control terminal (G) of the semiconductor switch (M1) and the second terminal (K2) is connected and / or in which a second current source (Iq2) between the second connection ( 14 ) of the voltage limiting unit and the second connection terminal (K2) is connected.