DE10111439A1 - Signal delay circuit has demultiplexer, signal delay lines of different lengths connected to output; connected signal is delayed by defined period proportional to signal delay line length - Google Patents

Signal delay circuit has demultiplexer, signal delay lines of different lengths connected to output; connected signal is delayed by defined period proportional to signal delay line length

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DE10111439A1 DE2001111439 DE10111439A DE10111439A1 DE 10111439 A1 DE10111439 A1 DE 10111439A1 DE 2001111439 DE2001111439 DE 2001111439 DE 10111439 A DE10111439 A DE 10111439A DE 10111439 A1 DE10111439 A1 DE 10111439A1
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Peter Poechmueller
Wolfgang Ernst
Gunnar Krause
Justus Kuhn
Jens Luepke
Jochen Mueller
Michael Schittenhelm
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Infineon Technologies AG
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Abstract

The circuit has at least one controllable demultiplexer (22) with an input (21) for the signal to be delayed and several outputs (23); the input is connected to one of the outputs depending on a control signal. Several signal delay lines (27) with different lengths are connected to an output and the connected signal is delayed by a defined period proportional to the line length of the signal delay line.

Description

Die Erfindung betrifft eine Signalverzögerungsschaltung zur Verzögerung eines Signals mit einer einstellbaren Verzöge­ rungszeit.The invention relates to a signal delay circuit for Delay of a signal with an adjustable delay delay time.

Heutige DRAM-Speicherchips werden mit Hilfe von kostspieligen Produktionstestgeräten getestet. Derartige Testgeräten erlau­ ben es, Testsignale mit genau definierten Spannungspegeln zu exakt definierten Zeitpunkten an die zu testende Schaltung (DUT: device under test) anzulegen. Zur Überprüfung der Funk­ tionsfähigkeit des zu testenden Bausteins werden Signale, die von der zu testenden Schaltung abgegeben werden, zu genau de­ finierten Zeitpunkten in das Testgerät eingelesen und mit er­ warteten Signalwerten verglichen.Today's DRAM memory chips are made using expensive ones Production test equipment tested. Such test devices allowed test signals with precisely defined voltage levels exactly defined times to the circuit to be tested (DUT: device under test). To check the radio Ability of the module to be tested are signals that are given by the circuit to be tested, exactly de read points in the test device and with it waited signal values compared.

Aufgrund der hohen Betriebsfrequenzen heutiger Speicherbau­ steine, die beispielsweise bei Rambus-DRAMs bis zu 400 MHz Taktfrequenz betragen können, erfordert das Testen derartiger Speicherbausteine eine sehr hohe zeitliche Genauigkeit der Testsignale. Bei einer Taktfrequenz von 500 MHz beträgt die Dauer der Taktperiode T 2000 ps. Ein anzulegendes Testdatum muss zum sicheren Testen des DRAM-Speicherchips z. B. für eine gewisse Setup-Zeit ts vor der Taktsignalflanke einen logisch vordefinierten Signalpegel erreichen und diesen Signalpegel nach der Taktflanke für eine bestimmte Hold-Zeit tH aufrecht erhalten, wie dies in Fig. 1 dargestellt ist. Die Setup-Zeit ts und die Hold-Zeit tH beträgt zum Testen eines Speicher­ chips, der mit einer Frequenz von 500 MHz betrieben wird je­ weils etwa 100 ps, so dass Testsignale mit einer zeitlichen Auflösung von 50 ps zum Anlegen an den zu testenden Speicher­ chips angelegt werden müssen.Due to the high operating frequencies of today's memory modules, which can be up to 400 MHz clock frequency, for example, with Rambus DRAMs, the testing of such memory modules requires a very high temporal accuracy of the test signals. At a clock frequency of 500 MHz, the duration of the clock period T is 2000 ps. A test date to be created must be used to safely test the DRAM memory chip, e.g. B. for a certain setup time t s before the clock signal edge reach a logically predefined signal level and maintain this signal level after the clock edge for a certain hold time t H , as shown in FIG. 1. The setup time t s and the hold time t H for testing a memory chip that is operated at a frequency of 500 MHz each Weil about 100 ps, so that test signals with a temporal resolution of 50 ps for application to the testing memory chips must be created.

Für "Built-in-self-Test"-Verfahren von hochfrequenten Spei­ cherbausteinen sind hochgenaue zeitliche Signalabläufe zu generieren. Dies kann durch den Einsatz von sogenannten DLL- Schaltungen erfolgen. Fig. 2 Zeit einen wichtigen Bestand­ teil einer solchen DLL-Schaltung, nämlich die Verzögerungs­ leitung (DL: Delay Line).For the "built-in self-test" method of high-frequency memory modules, high-precision temporal signal sequences must be generated. This can be done by using so-called DLL circuits. Fig. 2 time an important part of such a DLL circuit, namely the delay line (DL: Delay Line).

Die Verzögerungsleitung DL hat verschiedene Signalabgriffe B1-B-N, welche die realisierbaren Zeitverzögerungen darstel­ len.The delay line DL has different signal taps B1-B-N, which represent the realizable time delays len.

In Fig. 2 wird die Verzögerungsleitung DL durch eine Inverte­ kette realisiert, d. h. die minimale Verzögerungszeit ent­ spricht der Verzögerungszeit eines Invertergliedes, d. h. etwa 100 PS. Diese minimale Verzögerungszeit ist zu grob bzw. zu lange um die notwendigen sehr kurzen Verzögerungszeiten zu erreichen.In Fig. 2, the delay line DL is realized by an inverter chain, ie the minimum delay time corresponds to the delay time of an inverter element, ie about 100 hp. This minimum delay time is too coarse or too long to achieve the very short delay times required.

Es ist bisher kein Verzögerungsleitungskonzept bekannt, das sehr kurze Verzögerungszeiten in psec-Bereich zuverlässig er­ möglicht.No delay line concept is known so far very short delay times in the psec range made possible.

Es ist daher die Aufgabe der vorliegenden Erfindung eine Sig­ nalverzögerungsschaltung zur Verzögerung eines Signals zu schaffen bei der die Verzögerungszeit zum Testen von Bauele­ menten sehr genau einstellbar ist.It is therefore the object of the present invention a Sig nal delay circuit for delaying a signal create the delay time for testing components elements can be set very precisely.

Diese Aufgabe wird erfindungsgemäß durch eine Signalverzöge­ rungsschaltung mit den im Patentanspruch 1 angegebenen Merk­ malen gelöst.This object is achieved by a signal delay tion circuit with the note specified in claim 1 paint solved.

Die Erfindung schafft eine Signalverzögerungsschaltung zur Verzögerung eines Signals mit einer einstellbaren Verzöge­ rungszeit mit mindestens einem steuerbaren Demultiplexer, der einen Eingang zum Anlegen des zu verzögernden Signals und mehrere Ausgänge aufweist, wobei der Demultiplexer in Abhän­ gigkeit von einem Steuersignal den Eingang zu einem der Aus­ gänge durchschaltet, mehreren Signalverzögerungsleitungen mit unterschiedlichen Leitungslängen, die jeweils an einem Ausgang des Demultiplexers angeschlossen sind und das durchgeschaltete Signal mit einer bestimmten Verzögerungszeit verzögern, die proportional zu der Leitungslänge der Signalverzögerungsleitung ist, und mit einem Signalausgang zur Abgabe des verzögerten Signals.The invention provides a signal delay circuit for Delay of a signal with an adjustable delay time with at least one controllable demultiplexer that an input for applying the signal to be delayed and has several outputs, the demultiplexer depending from a control signal the input to one of the off gears, several signal delay lines with different Line lengths, each at an output of the demultiplexer  are connected and the switched signal with delay a certain delay that is proportional to the line length of the signal delay line, and with a signal output to deliver the delayed signal.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Signalverzögerungsschaltung sind die Verzögerungsleitungen ausgangsseitig durch Transistoren fest ODER-verdrahtet.In a preferred embodiment of the invention Signal delay circuit are the delay lines on the output side, OR-wired through transistors.

Die Signalverzögerungsleitungen sind bei einer bevorzugten Ausführungsform der erfindungsgemäßen Signalverzögerungs­ schaltung Metalleitungen.The signal delay lines are one preferred Embodiment of the signal delay according to the invention circuit metal lines.

Bei einer besonders bevorzugten Ausführungsform der erfin­ dungsgemäßen Signalverzögerungsschaltung verlaufen die Sig­ nalverzögerungsleitungen meanderförmig auf einer Isolator­ schicht.In a particularly preferred embodiment of the invention the signal delay circuit according to the invention run the Sig Channel delay lines meandering on an insulator layer.

Die Signalverzögerungsleitungen sind vorzugsweise aus Kupfer. Signalverzögerungsleitungen weisen bei einer bevorzugten Aus­ führungsform einen konstanten rechteckigen Querschnitt auf.The signal delay lines are preferably made of copper. Signal delay lines point out in a preferred manner form a constant rectangular cross-section.

Dabei ist das Verhältnis zwischen der Höhe und der Breite des rechteckigen Querschnitts der Signalverzögerungsleitungen vorzugsweise hoch.The ratio between the height and the width of the rectangular cross section of the signal delay lines preferably high.

Das Steuersignal zum Ansteuern des Demultiplexers wird vor­ zugsweise in Abhängigkeit von einem digitalen Wert erzeugt, der in ein programmierbares Register eingeschrieben ist.The control signal for driving the demultiplexer is before generated depending on a digital value, which is written in a programmable register.

Bei einer besonders bevorzugten Ausführungsform der erfin­ dungsgemäßen Signalverzögerungsschaltung werden die Signal­ verzögerungsleitungen vor dem Schalten des Demultiplexers durch eine Vorlade-Steuerschaltung auf ein erstes Spannungs­ potential vorgeladen. In a particularly preferred embodiment of the invention The signal delay circuit according to the invention becomes the signal delay lines before switching the demultiplexer through a precharge control circuit to a first voltage potential preloaded.  

Dabei wird der Signalausgang der Verzögerungsschaltung durch die Vorlade-Steuerschaltung vorzugsweise auf ein zu dem ers­ ten Spannungspotential komplementäres Spannungspotential vor­ geladen.The signal output of the delay circuit is switched on the precharge control circuit preferably on one to the first complementary voltage potential loaded.

Die Vorlade-Steuerschaltung weist vorzugsweise eine Vorlade- Logikschaltung und Schalttransistoren auf, die an die Signal­ verzögerungsleitungen angeschlossen sind.The precharge control circuit preferably has a precharge Logic circuit and switching transistors connected to the signal delay lines are connected.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Signalverzögerungsschaltung empfängt der Eingang der Demul­ tiplexers das zu verzögernde Signal von einer vorgeschalteten Verzögerungsschaltung mit einer grob einstellbaren Verzöge­ rungszeit.In a preferred embodiment of the invention Signal delay circuit receives the input of the demul tiplexers the signal to be delayed from an upstream Delay circuit with a roughly adjustable delay delay time.

Bei einer besonders bevorzugten Ausführungsform der erfin­ dungsgemäßen Signalverzögerungsschaltung ist die Verzöge­ rungszeit mit einer Genauigkeit von unter 50 ps einstellbar.In a particularly preferred embodiment of the invention The signal delay circuit according to the invention is the delays time can be set with an accuracy of less than 50 ps.

Die erfindungsgemäße Signalverzögerungsschaltung wird vor­ zugsweise zur Verzögerung eines hochfrequenten Testsignals zum Testen von synchronen Halbleiterschaltungen verwendet. Bei den synchronen Halbleiterschaltungen handelt es sich vor­ zugsweise um DRAM-Speicherbausteine.The signal delay circuit according to the invention is before preferably to delay a high-frequency test signal used for testing synchronous semiconductor circuits. The synchronous semiconductor circuits are before preferably around DRAM memory chips.

Im weiteren werden bevorzugte Ausführungsformen der erfin­ dungsgemäßen Signalverzögerungsschaltung unter Bezugnahme auf die beigefügten Figuren erläutert.In the further preferred embodiments of the inventions signal delay circuit according to the invention with reference to the attached figures explained.

Es zeigen:Show it:

Fig. 1 ein Signalzeitablaufdiagramm zur Erläuterung der der Erfindung zugrunde liegenden Problematik; Fig. 1 issues a signal timing chart for explaining the underlying to the invention;

Fig. 2 eine DL-Signalverzögerungsschaltung nach dem Stand der Technik; Fig. 2 is a DL signal delay circuit according to the prior art;

Fig. 3 ein Blockschaltbild der erfindungsgemäßen Signalver­ zögerungsschaltung; Fig. 3 is a block diagram of the signal delay circuit according to the invention;

Fig. 4 eine bevorzugte Ausführungsform der erfindungsgemäßen Signalverzögerungsschaltung; Fig. 4 shows a preferred embodiment of the signal delay circuit according to the invention;

Fig. 5 ein Ersatzschaltbild einer Verzögerungsleitung, wie sie in der erfindungsgemäßen Signalverzögerungsschaltung ein­ gesetzt wird; Fig. 5 is an equivalent circuit diagram of a delay line as it is set in the signal delay circuit according to the invention;

Fig. 6a, 6b Querschnitte durch Signalverzögerungsleitungen zur Erläuterung einer bevorzugten Ausführungsform der erfin­ dungsgemäßen Signalverzögerungsschaltung. FIG. 6a, 6b are cross-sections through signal delay lines for explaining a preferred embodiment of to the invention OF INVENTION signal delay circuit.

Fig. 3 zeigt eine bevorzugte Ausführungsform der erfindungs­ gemäßen Signalverzögerungsschaltung 1. Die Signalverzöge­ rungsschaltung 1 dient zur Verzögerung eines Signals, das an einem Signaleingang 2 der Signalverzögerungsschaltung 1 ange­ legt wird. Der Signaleingang 2 ist über eine Leitung 3 an ei­ nem Verzweigungsknoten 4 angeschlossen, der über eine Leitung 5 mit einem Eingang 6 einer Vorlade-Steuerlogik 7 und über eine Leitung 8 mit einem Eingang 9 einer Inverterschaltung 10 verbunden ist. Die Inverterschaltung 10 ist ausgangsseitig über eine Leitung 11 mit einem Eingang 12 einer programmier­ baren Verzögerungsschaltung 13 mit einer grob einstellbaren Verzögerungszeit verbunden. Bei der Verzögerungsschaltung 13 handelt es sich z. B. um eine herkömmliche Signalverzögerungs­ schaltung, die aus einer Invertergliedkette besteht. Die gro­ be Verzögerungszeit mit der das am Signaleingang 2 anliegende Signal durch die Signalverzögerungsschaltung 13 verzögert wird, wird über Steuerleitungen 14 entsprechend einem in ei­ nem ersten Verzögerungsregister 15 eingeschriebenen digitalen Wert eingestellt. Die Signalverzögerungsschaltung 13 besitzt einen Signalausgang 16, der über eine Leitung 17 mit einem Eingang 18 eines Invertergliedes 19 verbunden ist. Fig. 3 shows a preferred embodiment of the signal delay circuit 1 according to the Invention. The Signalverzöge approximate circuit 1 serves to delay of a signal will be the signal at an input 2 of the signal delay circuit 1 sets. The signal input 2 is connected via a line 3 to a branch node 4 , which is connected via a line 5 to an input 6 of a precharge control logic 7 and via a line 8 to an input 9 of an inverter circuit 10 . The inverter circuit 10 is connected on the output side via a line 11 to an input 12 of a programmable delay circuit 13 with a roughly adjustable delay time. The delay circuit 13 is e.g. B. a conventional signal delay circuit, which consists of an inverter link chain. The gross delay time with which the signal present at signal input 2 is delayed by signal delay circuit 13 is set via control lines 14 in accordance with a digital value written in a first delay register 15 . The signal delay circuit 13 has a signal output 16 which is connected via a line 17 to an input 18 of an inverter element 19 .

Das Inverterglied 19 ist ausgangsseitig über eine Leitung 20 mit einem Eingang 21 eines steuerbaren Demultiplexers 22 ver­ bunden. Der Demultiplexer 22 besitzt neben dem Eingang 21 mehrere Ausgänge 23-1 bis 23-N, wobei die Anzahl N der Aus­ gänge bei der in Fig. 3 dargestellten Ausführungsform vier beträgt. Ferner weist der Demultiplexer 22 einen Steuerein­ gang 24 auf, der über Steuerleitungen 25 an ein zweites Ver­ zögerungsregister 26 angeschlossen ist. Der Demultiplexer 22 schaltet in Abhängigkeit von dem an dem Steuereingang 24 an­ liegenden Steuersignal den Eingang 21 an einen der Ausgänge 23 durch.The inverter element 19 is connected on the output side via a line 20 to an input 21 of a controllable demultiplexer 22 . The demultiplexer 22 has, in addition to the input 21, a plurality of outputs 23-1 to 23 -N, the number N of the outputs being four in the embodiment shown in FIG. 3. Furthermore, the demultiplexer 22 has a control input 24 which is connected to a second delay register 26 via control lines 25 . The demultiplexer 22 switches through the input 21 to one of the outputs 23 as a function of the control signal present at the control input 24 .

Die Ausgänge 23 des Demultiplexers 22 sind über zugehörige Metalleitungen 27 mit Gate-Anschlüssen 28 von NMOS- Feldeffekttransistoren 29 verbunden. Die Signalverzögerungs­ leitungen 27 weisen dabei unterschiedliche Leitungslängen auf. Das durchgeschaltete Signal wird durch die Signal­ verzögerungsleitung 27 mit einer Verzögerungszeit verzögert, die proportional zu der Leitungslänge L der jeweiligen Verzö­ gerungsleitung 27 ist.The outputs 23 of the demultiplexer 22 are connected via associated metal lines 27 to gate connections 28 of NMOS field-effect transistors 29 . The signal delay lines 27 have different line lengths. The switched signal is delayed by the signal delay line 27 with a delay time that is proportional to the line length L of the respective delay line 27 .

Die NMOS-Feldeffekttransistoren 29 weisen jeweils einen Sour­ ce-Anschluss 30 und einen Drain-Anschluss 31 auf, wobei die Source-Anschlüsse 30 über Verbindungsknoten 32 an eine ge­ meinsame Leitung 33 und die Drain-Anschlüsse 31 an ein Be­ zugspotential angeschlossen sind.The NMOS field effect transistors 29 each have a source connection 30 and a drain connection 31 , the source connections 30 being connected via connection nodes 32 to a common line 33 and the drain connections 31 to a reference potential.

Die Leitungsanfänge 34 der Signalverzögerungsleitung an 27 sind über sehr kurze Leitungen 35 an Drain-Anschlüsse 36 von NMOS-Feldeffekttransistoren 37 angeschlossen, deren Drain- Anschlüsse 38 ebenfalls auf Bezugspotential liegen. Die Gate- Anschlüsse 39 der NMOS-Feldeffekttransis-toren 37 liegen über eine gemeinsame Leitung 40 an einem Signalausgang 41 des In­ vertergliedes 42 an. Die Vorlade-Steuerlogik 7 weist einen Steuerausgang 41 auf, der über eine Leitung 42 an einem Sig­ naleingang 43 eines Invertergliedes 44 angeschlossen ist. Das Inverterglied 44 ist ausgangsseitig über eine Leitung 45 mit einem Verzweigungsknoten 46 verbunden, der über eine Leitung 47 an einem Eingang 48 des Invertergliedes 42 anliegt und der über eine Leitung 49 an einem Gate-Anschluß 50 eines PMOS- Feldeffekttransistors 51 verbunden ist. Der PMOS- Feldeffekttransistor 51 besitzt einen Source-Anschluss 52, der an der Versorgungsspannung VDD angeschlossen ist und ei­ nen Drain-Anschluss 53 der mit der Leitung 33 verbunden ist. Die Leitung 33 ist an einem Knoten 54 über eine Leitung 55 mit einem Eingang 56 eines Invertergliedes 57 verbunden, des­ sen Ausgang über eine Leitung 58 an einen Ausgang 59 der Sig­ nalverzögerungsschaltung 1 angeschlossen ist.The line starts 34 of the signal delay line at 27 are connected via very short lines 35 to drain connections 36 of NMOS field effect transistors 37 , the drain connections 38 of which are also at reference potential. The gate connections 39 of the NMOS field effect transistors 37 are connected to a signal output 41 of the intermediate element 42 via a common line 40 . The precharge control logic 7 has a control output 41 which is connected via a line 42 to a signal input 43 of an inverter element 44 . The output side of the inverter element 44 is connected via a line 45 to a branching node 46 which is connected via a line 47 to an input 48 of the inverter element 42 and which is connected via a line 49 to a gate connection 50 of a PMOS field-effect transistor 51 . The PMOS field effect transistor 51 has a source connection 52 which is connected to the supply voltage VDD and a drain connection 53 which is connected to the line 33 . The line 33 is connected at a node 54 via a line 55 to an input 56 of an inverter 57 whose output is connected via a line 58 to an output 59 of the signal delay circuit 1 .

Das am Signaleingang 2 der Signalverzögerungsschaltung 1 an­ liegende zu verzögernde Signal, bei dem es sich beispielswei­ se um ein Test-Taktsignal handelt, wird durch das Inverter­ glied 10 verstärkt, an die programmierbare Inverterkette 13 abgegeben und dort in einer grob einstellbaren Verzögerungs­ zeit verzögert. Das verzögerte Eingangssignal wird durch das Inverterglied 19 erneut verstärkt und dem Eingang 21 des De­ multiplexers 22 zugeführt. Das Register 26 ist über eine Lei­ tung 60 und einen Programmiereingang 61 programmierbar, wobei der eingeschriebene Wert die durchzuschaltende Signalverzöge­ rungsleitung 27 angibt. Bei dem in Fig. 3 dargestellten Aus­ führungsbeispiel kann mittels eines 2 Bit-Datenwertes angege­ ben werden, welche der vier Verzögerungsleitungen 27 zur Sig­ nalverzögerung eingesetzt werden soll. Der Demultiplexer 22 leitet entsprechend dem im Verzögerungsregister 26 einge­ schriebenen digitalen Datenwert das am Signaleingang 21 an­ liegende zu verzögernde Signal an einen der Ausgänge 23 und somit an eine der Signalverzögerungsleitungen 27 durch. Die Länge L der Signalverzögerungsleitung 27 sowie die physikali­ sche Ausbreitungsgeschwindigkeit der elektromagnetischen Sig­ nalwelle bestimmen die Signalverzögerungszeit mit der das durchgeschaltete Signal verzögert wird. Die Signallaufzeiten bzw. Signalverzögerungszeiten liegen dabei vorzugsweise im ps-Bereich. The signal to be delayed at the signal input 2 of the signal delay circuit 1 , which is, for example, a test clock signal, is amplified by the inverter 10 , delivered to the programmable inverter chain 13 and there delayed in a roughly adjustable delay time. The delayed input signal is amplified again by the inverter element 19 and fed to the input 21 of the de multiplexer 22 . The register 26 is programmable via a line 60 and a programming input 61 , the value written indicating the signal delay line 27 to be switched through. In the exemplary embodiment shown in FIG. 3, a 2-bit data value can be used to specify which of the four delay lines 27 is to be used for signal delay. The demultiplexer 22 transmits the signal to be delayed at the signal input 21 to one of the outputs 23 and thus to one of the signal delay lines 27 in accordance with the digital data value written in the delay register 26 . The length L of the signal delay line 27 and the physical propagation speed of the electromagnetic signal wave determine the signal delay time with which the switched signal is delayed. The signal transit times or signal delay times are preferably in the ps range.

Die NMOS-Feldeffekttransistoren 29 bilden eine fest verdrah­ tete ODER-Schaltung, so dass das verzögerte Signal an den Eingang 56 des Invertergliedes 57 durchgeschaltet wird und . dort invertiert wird.The NMOS field effect transistors 29 form a hard wired OR circuit, so that the delayed signal is switched through to the input 56 of the inverter element 57 and. is inverted there.

Durch die in Fig. 3 dargestellte Anordnung können extrem kurze Verzögerungszeitunterschiede realisiert werden. Der De­ multiplexer 22 weist eine gewisse Verzögerungszeit auf, die allerdings bei allen Signalausgängen 23 gleich hoch ist, so dass die Signallaufzeitunterschiede selbst erhalten bleiben.The arrangement shown in FIG. 3 enables extremely short delay time differences to be realized. The de multiplexer 22 has a certain delay time, which, however, is the same for all signal outputs 23 , so that the signal propagation time differences themselves are retained.

Die Leitungen 27 werden vor dem Durchschalten des zu verzö­ gernden Signals initialisiert. Zuerst werden die Verzöge­ rungsleitungen 27 über die NMOS-Feldeffekttransistoren 37 zu­ nächst auf ein bestimmtes Bezugspotential von beispielsweise 0 Volt vorgeladen und gleichzeitig wird die Leitung 33 über den PMOS-Transistor 51 auf den dazu logisch komplementären Signalpegel von beispielsweise +5 Volt vorgeladen. Wird da­ nach der Eingangssignalwert von beispielsweise +5 Volt auf eine der Signalverzögerungsleitungen 27-1 bis 27-4 geführt, breitet sich das Eingangssignal entlang der Signalverzöge­ rungsleitung 27 aus bis es an den Gate-Anschluss 28 des ent­ sprechenden NMOS-Feldeffekttransistors 29 gelangt. Anschlie­ ßend erfolgt eine Entladung der Leitung 33 von dem initiali­ sierten Spannungspegel (beispielsweise 5 Volt) auf den kom­ plementären Spannungspegel von beispielsweise 0 Volt. Es kommt somit zu einer Signalwertänderung am Signalausgang 59 der Signalverzögerungsschaltung 1. Die Signalverzögerungslei­ tungen 27 werden vor dem Schalten des Demultiplexers 22 durch die Vorlade-Steuerschaltung 7 auf ein erstes Spannungspoten­ tial vorgeladen und die Leitung 33 durch die Vorlade- Steuerschaltung 7 auf ein zu dem ersten Spannungspotential komplementäre Spannungspotential vorgeladen. Hierzu weist die Vorlade-Steuerschaltung eine Vorlade-Logikschaltung und die Schalttransistoren 51, 29, 37 auf. The lines 27 are initialized before the signal to be delayed is switched through. First, the delay lines 27 are first precharged via the NMOS field-effect transistors 37 to a specific reference potential of, for example, 0 volts, and at the same time the line 33 is precharged via the PMOS transistor 51 to the logically complementary signal level of, for example +5 volts. Is there after the input signal value of, for example +5 volts on one of the signal delay lines 27-1 to 27-4 , the input signal spreads along the signal delay line 27 until it reaches the gate terminal 28 of the corresponding NMOS field-effect transistor 29 . Subsequently, the line 33 is discharged from the initialized voltage level (for example 5 volts) to the complementary voltage level of for example 0 volts. There is thus a change in the signal value at the signal output 59 of the signal delay circuit 1 . The signal delay lines 27 are precharged by the precharge control circuit 7 to a first voltage potential before the switching of the demultiplexer 22 and the line 33 is precharged by the precharge control circuit 7 to a voltage potential complementary to the first voltage potential. For this purpose, the precharge control circuit has a precharge logic circuit and the switching transistors 51 , 29 , 37 .

Die Fig. 4 zeigt eine besonders bevorzugte Ausführungsform der erfindungsgemäßen Signalverzögerungsschaltung 1. Bei der in Fig. 4 dargestellten Ausführungsform verlaufen die Sig­ nalverzögerungsleitungen 27 meanderförmig. FIG. 4 shows a particularly preferred embodiment of the signal delay circuit 1 according to the invention. In the embodiment shown in Fig. 4, the signal delay lines 27 run meandering.

Fig. 5 zeigt ein Ersatzschaltbild einer Signalverzögerungs­ leitung 27. Die Signalverzögerungsleitung 27 weist eine in­ duktive Komponente L, eine kapazitive Komponente C und eine Widerstandskomponente R auf. Damit die Signalflanke des zu verzögerten Signals durch die Signalverzögerungsleitungen 27 möglichst wenig verschliffen werden und gleichzeitig die Ver­ lustleistung gering bleibt, werden bei einer bevorzugten Aus­ führungsform der erfindungsgemäßen Signalverzögerungsschal­ tung 1 die Signalverzögerungsleitungen 27 derart hergestellt, dass die Widerstandskomponenten R und die kapazitiven Kompo­ nenten C möglichst minimiert werden und der induktive Anteil L möglichst hoch ist. Die Metalleitungen werden daher vor­ zugsweise aus niederohmigen Kupferleitungen hergestellt, die auf einem Isolatormaterial, wie beispielsweise Siliziumdi­ oxid, ausgebildet werden. Fig. 5 shows an equivalent circuit diagram of a signal delay line 27. The signal delay line 27 has an inductive component L, a capacitive component C and a resistance component R. So that the signal edge of the signal to be delayed by the signal delay lines 27 are ground as little as possible and at the same time the power loss remains low, in a preferred embodiment of the signal delay circuit 1 according to the invention, the signal delay lines 27 are produced in such a way that the resistance components R and the capacitive components C be minimized as far as possible and the inductive component L is as high as possible. The metal lines are therefore preferably made from low-resistance copper lines, which are formed on an insulator material such as silicon oxide.

Die Fig. 6a zeigt eine Schnittansicht durch eine Metallei­ tung 27, die auf einem Isolatormaterial, beispielsweise einem Oxid 62, verläuft. Das Oxid 62 liegt auf einem Substrat 63. Bei einer besonders bevorzugten Ausführungsform werden die Signalverzögerungsleitungen 27 derart ausgebildet, dass das Verhältnis zwischen der Höhe H und der Breite B des Leitungs­ querschnitts möglichst gross ist, so dass das Verhältnis zwi­ schen der induktiven Komponente L und der kapazitiven Kompo­ nente C möglichst gross wird. Ferner wird die Dicke d des O­ xids derart gewählt, dass die kapazitive Komponente C über Signalverzögerungsleitung 27 im Vergleich zu der induktiven Komponente L klein wird. Die meanderförmig verlaufenden, aus Kupfer hergestellten Signalverzögerungsleitungen 27, die bei­ spielsweise den in Fig. 6b dargestellten Leitungsquerschnitt aufweisen, ermöglichen Signallaufzeitunterschiede im ps- Bereich vorzugeben, wobei steile Signalflanken des zu verzögernden Eingangssignals nicht verschliffen werden und nur sehr geringe Leistungsverluste auftreten. Da die Unterschiede der verschiedenen Verzögerungszeiten im ps-Bereich liegen, können durch die erfindungsgemäße Signalverzögerungsschaltung 1 Testsignale in einer zeitlichen Auflösung generiert werden, die zum Testen von hochfrequent betriebenen DRAM- Speicherchips geeignet sind. Die in Fig. 3 dargestellte er­ findungsgemäße Signalverzögerungsschaltung 1 kann beispiels­ weise in Test-ASIC-Schaltungen zum Testen von DRAM-Speichern eingesetzt werden. Fig. 6a shows a sectional view through a metal device 27 , which runs on an insulator material, for example an oxide 62 . The oxide 62 lies on a substrate 63 . In a particularly preferred embodiment, the signal delay lines 27 are formed such that the ratio between the height H and the width B of the line cross section is as large as possible, so that the ratio between the inductive component L and the capacitive component C is as large as possible. Furthermore, the thickness d of the oxide is selected such that the capacitive component C via signal delay line 27 becomes small in comparison to the inductive component L. The meandering signal delay lines 27 made of copper, which for example have the line cross section shown in FIG. 6b, allow signal propagation time differences in the ps range to be specified, with steep signal edges of the input signal to be delayed not being smoothed out and only very slight power losses occurring. Since the differences between the different delay times are in the ps range, the signal delay circuit 1 according to the invention can be used to generate test signals with a temporal resolution that are suitable for testing high-frequency DRAM memory chips. The signal delay circuit 1 according to the invention shown in FIG. 3 can be used, for example, in test ASIC circuits for testing DRAM memories.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1. Signalverzögerungsschaltung
2. Eingang
3. Leitung
4. Knoten
5. Leitung
6. Eingang
7. Vorlade-Logikschaltung
8. Leitung
9. Eingang
10. Inverterglied
11. Leitung
12. Eingang
13. Inverterkette
14. Steuerleitung
15. Verzögerungsregister
16. Ausgang
17. Leitung
18. Eingang
19. Inverterglied
20. Leitung
21. Demultiplexereingang
22. Demultiplexer
23. Demultiplexerausgang
24. Demultiplexersteuereingang
25. Steuerleitung
26. Verzögerungsregister
27. Signalverzögerungsleitungen
28. Gate-Anschlüsse
29. NMOS-Feldeffekttransistoren
30. Source-Anschlüsse
31. Drain-Anschlüsse
32. Knoten
33. Leitung
34. Signalverzögerungsleitungsende
35. Leitung
36. Source-Anschlüsse
37. Feldeffekttransistoren
38. Drain-Anschlüsse
39. Gate-Anschlüsse
40. Leitung
41. Invertergliedausgang
42. Inverterglied
43. Eingang
44. Inverterglied
45. Leitung
46. Knoten
47. Leitung
48. Invertergliedeingang
49. Leitung
50. Gate-Anschluss
51. PMOS-Feldeffekttransistor
52. Source-Anschluss
53. Drain-Anschluss
54. Knoten
55. Leitung
56. Invertergliedeingang
57. Inverterglied
58. Leitung
59. Signalausgang
60. Programmierleitung
61. Programmiereingang
62. Oxidschicht
63. Substrat
1. Signal delay circuit
2nd entrance
3rd line
4th knot
5. Management
6. Entrance
7. Precharge logic circuit
8. Management
9. Entrance
10. Inverter link
11. Management
12. Entrance
13. Inverter chain
14. Control line
15. Delay register
16. Exit
17. Management
18. Entrance
19. Inverter link
20. Management
21. Demultiplexer input
22. Demultiplexer
23. Demultiplexer output
24. Demultiplexer control input
25. Control line
26. Delay register
27. Signal delay lines
28. Gate connectors
29. NMOS field effect transistors
30. Source connections
31. Drain connections
32nd knot
33rd line
34. Signal delay line end
35. Management
36.Source connections
37. Field effect transistors
38. Drain connections
39. Gate connections
40th line
41. Inverter link output
42. Inverter link
43rd entrance
44. Inverter link
45th management
46th knot
47. Management
48. Inverter link input
49. Management
50th gate connection
51. PMOS field effect transistor
52. Source connection
53.Drain connection
54th knot
55. Management
56. Inverter link input
57. Inverter link
58. Management
59. Signal output
60th programming director
61. Programming input
62. Oxide layer
63. Substrate

Claims (14)

1. Signalverzögerungsschaltung zur Verzögerung eines Signals mit einer einstellbaren Verzögerungszeit mit:
  • a) mindestens einem steuerbaren Demultiplexer (22), der ei­ nen Eingang (21) zum Anlegen des zu verzögernden Signals und mehrere Ausgänge (23) aufweist, wobei der Demultiplexer (22) in Abhängigkeit von einem Steuersignal den Eingang (21) zu einem der Ausgänge (23) durchschaltet;
  • b) mehreren Signalverzögerungsleitungen (27) mit unter­ schiedlichen Leitungslängen, die jeweils an einem Ausgang (23) des Demultiplexers (22) angeschlossen sind und das durchgeschaltete Signal mit einer bestimmten Verzögerungszeit verzögern, die proportional zu der Leitungslänge der Signal­ verzögerungsleitung (27) ist.
1. Signal delay circuit for delaying a signal with an adjustable delay time with:
  • a) at least one controllable demultiplexer ( 22 ) having an input ( 21 ) for applying the signal to be delayed and a plurality of outputs ( 23 ), the demultiplexer ( 22 ) depending on a control signal input ( 21 ) to one of the Outputs ( 23 ) switched through;
  • b) a plurality of signal delay lines ( 27 ) with different line lengths, which are each connected to an output ( 23 ) of the demultiplexer ( 22 ) and delay the switched signal with a certain delay time which is proportional to the line length of the signal delay line ( 27 ).
2. Signalverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen (27) ausgangsseitig durch MOSFET-Transistoren (29) fest ODER-verdrahtet sind.2. Signal delay circuit according to claim 1, characterized in that the signal delay lines ( 27 ) are hard-wired on the output side by MOSFET transistors ( 29 ). 3. Signalverzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen (27) Metalleitungen sind.3. Signal delay circuit according to claim 1 or 2, characterized in that the signal delay lines ( 27 ) are metal lines. 4. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen meanderförmig auf einer Isolatorschicht (62) verlaufen.4. Signal delay circuit according to one of the preceding claims, characterized in that the signal delay lines run meandering on an insulator layer ( 62 ). 5. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen (27) aus Kupfer herge­ stellt sind.5. Signal delay circuit according to one of the preceding claims, characterized in that the signal delay lines ( 27 ) are made of copper Herge. 6. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen (27) einen rechteckigen Querschnitt aufweisen.6. Signal delay circuit according to one of the preceding claims, characterized in that the signal delay lines ( 27 ) have a rectangular cross section. 7. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verhältnis zwischen der Höhe und der Breite des rechteckigen Querschnitts der Signalverzögerungsleitungen (27) groß ist.7. Signal delay circuit according to one of the preceding claims, characterized in that the ratio between the height and the width of the rectangular cross section of the signal delay lines ( 27 ) is large. 8. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Steuersignal zum Ansteuern des Demultiplexers (22) in Abhängigkeit von einem digitalen Wert erzeugt wird, der in ein programmierbares Register (26) eingeschrieben ist.8. Signal delay circuit according to one of the preceding claims, characterized in that the control signal for driving the demultiplexer ( 22 ) is generated as a function of a digital value which is written into a programmable register ( 26 ). 9. Slgnalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalverzögerungsleitungen (27) vor dem Schalten des Demultiplexers (22) durch eine Vorlade-Steuerschaltung auf ein erstes Spannungspotential vorgeladen werden.9. Slgnal delay circuit according to one of the preceding claims, characterized in that the signal delay lines ( 27 ) are precharged to a first voltage potential by a precharge control circuit before the switching of the demultiplexer ( 22 ). 10. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine Signalausgangsleitung (33) der Signalverzögerungs­ schaltung (1) durch die Vorladeschaltung auf ein zu dem ers­ ten Spannungspotential komplementäres Spannungspotential vor­ geladen wird. 10. Signal delay circuit according to one of the preceding claims, characterized in that a signal output line ( 33 ) of the signal delay circuit ( 1 ) is precharged by the precharge circuit to a voltage potential complementary to the first voltage potential. 11. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Vorlade-Steuerschaltung eine Vorlade-Logikschaltung (7) und Schalttransistoren (29, 37) aufweist, die an die Sig­ nalverzögerungsleitungen (7) angeschlossen sind.11. Signal delay circuit according to one of the preceding claims, characterized in that the precharge control circuit comprises a precharge logic circuit ( 7 ) and switching transistors ( 29 , 37 ) which are connected to the signal delay lines ( 7 ). 12. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Eingang (21) des Demultiplexers (22) das zu verzö­ gernde Signal von einer vorgeschalteten Verzögerungsschaltung (13) mit einer grob einstellbaren Verzögerungszeit empfängt.12. Signal delay circuit according to one of the preceding claims, characterized in that the input ( 21 ) of the demultiplexer ( 22 ) receives the signal to be delayed from an upstream delay circuit ( 13 ) with a roughly adjustable delay time. 13. Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Verzögerungszeit mit einer Genauigkeit von unter 50 ps einstellbar ist.13. Signal delay circuit according to one of the preceding Expectations, characterized, that the delay time with an accuracy of below 50 ps is adjustable. 14. Verwendung der Signalverzögerungsschaltung nach einem der vorangehenden Ansprüche 1-13 zur Verzögerung eines hochfre­ quenten Testsignals zum Testen von synchronen Halbleiter­ schaltungen.14. Use of the signal delay circuit according to one of the preceding claims 1-13 for delaying a high frequency quent test signal for testing synchronous semiconductors circuits.
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