DE10110272B4

DE10110272B4 - Semiconductor memory

Info

Publication number: DE10110272B4
Application number: DE2001110272
Authority: DE
Inventors: Tobias Hartner; Markus Dr. Foerste; Norbert Wirth
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2004-10-14
Anticipated expiration: 2021-03-03
Also published as: DE10110272A1

Abstract

Halbleiterspeicher, umfassend:
– mindestens eine erste und eine zweite Speicherbank (11, 12, 13, 14), die jeweils Speicherzellen enthalten;
– einen Zufallsgenerator (20) zur zufallsgesteuerten Erzeugung von Zufallszahlenwerten;
– ein Mittel (40, 70) zur Bereitstellung einer Adresse, um Speicherzellen der ersten und zweiten Speicherbänke (11, 12, 13, 14) für einen Zugriff auszuwählen und um einen vom Zufallsgenerator (20) zufallsgesteuert erzeugten Zufallszahlenwert in je einer ausgewählten Speicherzelle zu speichern;
– eine Vergleichseinrichtung (30), um einen aus der ersten Speicherbank (11) ausgelesenen Datenwert mit einem aus der zweiten Speicherbank (12) ausgelesenen Datenwert zu vergleichen;
– einen Anschluß (31, 32, 51) für ein Fehlersignal (P, F, F'), das in Abhängigkeit von einem Ergebnis des Vergleichs erzeugbar ist;
– ein Speicherelement (50) zur Speicherung einer vom Mittel (40, 70) zur Bereitstellung einer Adresse erzeugten Adresse, das mit dem Anschluß (32) für das Fehlersignal (F') verbunden ist, um in...Semiconductor memory comprising:
- at least a first and a second memory bank (11, 12, 13, 14), each containing memory cells;
- a random generator (20) for randomly generating random number values;
- Means (40, 70) for providing an address to select memory cells of the first and second memory banks (11, 12, 13, 14) for access and to add a random number value randomly generated by the random number generator (20) in each selected memory cell to save;
- A comparison device (30) for comparing a data value read out from the first memory bank (11) with a data value read out from the second memory bank (12);
- A connection (31, 32, 51) for an error signal (P, F, F ') which can be generated as a function of a result of the comparison;
- A memory element (50) for storing an address generated by the means (40, 70) for providing an address, which is connected to the connection (32) for the error signal (F ') in order to ...

Description

Die Erfindung betrifft einen Halbleiterspeicher mit Speicherbänken, bei dem die in einer Speicherbank enthaltenen Speicherzellen zu testen sind.The The invention relates to a semiconductor memory with memory banks, at which the memory cells contained in a memory bank are to be tested.

Integrierte Halbleiterspeicher werden nach deren Herstellung getestet. Hierzu wird der Halbleiterspeicher in einen Testmodus versetzt und die Speicherzellen werden nach bestimmten, unterschiedlichen Schemata mit Datenwerten beschrieben. Anschließend werden die Datenwerte wieder ausgelesen, um zu überprüfen, ob der ausgelesene Datenwert mit einem zu erwartenden Datenwert übereinstimmt. Wenn die ausgelesenen Datenwerte von den zu erwartenden Datenwerten abweichen, wird daraus geschlossen, daß Speicherzellen, Wortleitungen, Bitleitungen, Leseverstärker oder andere Funktionseinheiten des Halbleiterspeichers defekt sind. Für die dem Speicherzellenfeld unmittelbar zugeordneten Speicherzellen und sonstige Funktionselemente sind redundante gleichwertige Elemente vorgesehen, die im Fehlerfall die defekten Funktionselemente ersetzen können.integrated Semiconductor memories are tested after they have been manufactured. For this the semiconductor memory is put into a test mode and the memory cells are based on certain, different schemes with data values described. Subsequently the data values are read out again to check whether the read data value matches an expected data value. If the read out Data values will deviate from the expected data values concluded that memory cells, Word lines, bit lines, sense amplifiers or other functional units of the semiconductor memory are defective. For the memory cell array directly assigned memory cells and other functional elements redundant equivalent elements are provided, which in the event of an error can replace the defective functional elements.

Zum Testen des Halbleiterspeichers wird dieser mit einem Testautomaten verbunden, welcher die Ablaufsteuerung übernimmt und gegebenenfalls die in die Speicherzellen einzuschreibenden Datenwerte bereitstellt. Je nach Testkonzept kann ein gewisser Teil der Steuerung des Tests auf dem Halbleiterchip selbst ablaufen, sogenannter Built-In-Self-Test (BIST). Insgesamt hat der Test zum Ziel festzustellen, ob der Halbleiterspeicher voll funktionsfähig ist, gegebenenfalls unter Einbeziehung redundanter Elemente, die defekte Funktionselemente ersetzen.To the The semiconductor memory is tested with a test machine connected, which takes over the sequence control and, if necessary provides the data values to be written into the memory cells. Depending on the test concept, a certain part of the control of the test can run on the semiconductor chip itself, so-called built-in self-test (BIST). The overall goal of the test is to determine whether the semiconductor memory fully functional is, possibly including redundant elements, the replace defective functional elements.

Beim Testen besteht das Bestreben, möglichst viele fehlerhafte Funktionseinheiten zu erkennen, also eine hohe Testabdec ckung zu erreichen, und außerdem die Ressourcen des Testautomaten möglichst wenig in Anspruch zu nehmen, so daß viele Halbleiterspeicher parallel und schnell getestet werden können.At the Testing is an effort, if possible to recognize many faulty functional units, i.e. a high one To achieve test coverage, and also the resources of the test machine as possible little to use, so many semiconductor memories can be tested in parallel and quickly.

In der US-A-5 982 684 ist ein Halbleiterspeicher mit zwei Speicherblöcken gezeigt, die zum Testen mit Datenwerten beschrieben werden. Beim Auslesen werden die Datenwerte miteinander verglichen. Wenn die aus den Speicherblöcken ausgelesenen Datenwerte gleich sind, wird dies durch ein entsprechendes Ausgabesignal angezeigt.In the US-A-5,982,684 shows a semiconductor memory with two memory blocks which are described for testing with data values. When reading out the data values are compared. If the data values read from the memory blocks are the same, this is indicated by a corresponding output signal.

In der US-A-4 965 799 ist die Verwendung von zufallsgesteuert erzeugten Datenwerten für den Testbetrieb eines Halbleiterspeichers beschrieben. Die Funktionsfähigkeit der Speicherzellen wird bei variabler Taktfrequenz festgestellt, um eine Einordnung des Halbleiterspeichers in eine bestimmte Geschwindigkeitsklasse festzulegen. Die Adresse einer Speicherzelle, bei der ein Funktionsfehler festgestellt wird, wird nach außerhalb des Halbleiterspeichers nicht ausgegeben.In the US-A-4 965 799 describes the use of randomly generated data values for the test operation of a semiconductor memory. The functionality of the memory cells is determined at a variable clock frequency in order to classify the semiconductor memory in a specific speed class. The address of a memory cell, in which a functional error is determined, is not output outside the semiconductor memory.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, der eine möglichst gute Testabdeckung bei geringem Aufwand ermöglicht.A The object of the invention is to provide a semiconductor memory, the one if possible good test coverage with little effort.

Gemäß der Erfindung wird diese Aufgabe durch einen Halbleiterspeicher gelöst, der umfaßt: mindestens eine erste und eine zweite Speicherbank, die jeweils Speicherzellen enthalten, einen Zufallsgenerator zur zufallsgesteuerten Erzeugung von Zufallszahlenwerten, ein Mittel zur Bereitstellung einer Adresse, um Speicherzellen der ersten und zweiten Speicherbänke für einen Zugriff auszuwählen und um einen vom Zufallsgenerator zufallsgesteuert erzeugten Zufallszahlenwert in je einer ausgewählten Speicherzelle zu speichern, eine Vergleichseinrichtung, um einen aus der ersten Speicherbank ausgelesenen Datenwert mit einem aus der zweiten Speicherbank ausgelesenen Datenwert zu vergleichen, einen Anschluß für ein Fehlersig nal, das in Abhängigkeit von einem Ergebnis des Vergleichs erzeugbar ist, ein Speicherelement zur Speicherung einer vom Mittel zur Bereitstellung einer Adresse erzeugten Adresse, das mit dem Anschluß für das Fehlersignal verbunden ist, um in Abhängigkeit von einem Zustand des Fehlersignals eine Adresse zu speichern, einen Ausgangsanschluß, an dem das Fehlersignal von außerhalb des Halbleiterspeichers abgreifbar ist und einen Ausgangsanschluß, an dem die im Speicherelement gespeicherte Adresse von außerhalb des Halbleiterspeichers abgreifbar ist.According to the invention this problem is solved by a semiconductor memory which includes: at least a first and a second memory bank, each memory cells contain a random generator for randomly controlled generation of random number values, a means of providing an address, around memory cells of the first and second memory banks for one Select access and a random number value generated randomly by the random number generator in a selected memory cell to save a comparison device to one from the first Data bank read out with a data value from the second memory bank compare the read data value, a connection for an error signal, that depending a storage element can be generated from a result of the comparison for storing one of the means for providing an address generated address, which is connected to the connection for the error signal is to be dependent to store an address from a state of the error signal, a Output terminal, where the error signal from outside of the semiconductor memory is tapped and an output terminal to which the address stored in the memory element from outside the semiconductor memory is tapped.

Ein Halbleiterspeicher gemäß der Erfindung enthält einen Zufallszahlengenerator, um Testdaten zu erzeugen, die parallel in verschiedene Speicherbänke des Halbleiterspeichers eingeschrieben werden. Halbleiterspeicher sind heutzutage so organisiert, daß sie mehrere Speicherbänke aufweisen, die unabhängig voneinander arbeiten und sämtliche Funktionseinheiten aufweisen, um selbständig betrieben zu werden. Gemäß der Erfindung werden die zufallsgesteuert erzeugten Testdaten den verschiedenen Speicherbänken parallel zugeführt. Anschließend werden die Testdaten aus den Speicherbänken wiederum parallel ausgelesen und einer Vergleichseinrichtung zugeführt, die einander entsprechende Testdaten von verschiedenen Speicherbänken miteinander vergleicht. Wenn die ausgelesenen Testdaten verschiedener Speicherbänke übereinstimmen, wird dies so interpretiert, daß die Speicherzellen und die für den diesbezüglichen Schreib- und Lesevorgang erforderlichen Funktions einheiten nicht fehlerhaft sind. Wenn festgestellt wird, daß die von verschiedenen Speicherbänken miteinander verglichenen ausgelesenen Datenwerte voneinander verschieden sind, wird dies so interpretiert, daß eine der Speicherzellen, eine daran angeschlossene Wort- oder Bitleitung, der entsprechende Teil eines Spalten- oder Zeilendecoders, ein Leseverstärker oder irgendeine andere mit dem Schreib- oder Lesevorgang verbundene Funktionseinheit fehlerhaft ist. Es können sich gegebenenfalls weitere Tests anschließen, die die Fehlerart oder den Fehlerort weiter eingrenzen. Daraufhin kann ein entsprechendes redundantes Element, z. B. ein redundanter Leseverstärker, eine redundante Wortleitung oder eine redundante Bitleitung mit redundanten Speicherzellen den defekten Teil der Speicherbank ersetzen.A semiconductor memory according to the invention contains a random number generator in order to generate test data which are written in parallel into different memory banks of the semiconductor memory. Semiconductor memories are nowadays organized in such a way that they have several memory banks that work independently of one another and have all functional units in order to be operated independently. According to the invention, the randomly generated test data are fed in parallel to the different memory banks. The test data are then again read out in parallel from the memory banks and fed to a comparison device which compares corresponding test data from different memory banks with one another. If the read-out test data of different memory banks match, this is interpreted in such a way that the memory cells and those for the relevant read and write necessary functional units are not faulty. If it is determined that the read data values compared to one another by different memory banks are different from one another, this is interpreted as meaning that one of the memory cells, a word or bit line connected to it, the corresponding part of a column or row decoder, a sense amplifier or any other the functional unit connected to the writing or reading process is faulty. If necessary, further tests can follow that further narrow down the type of fault or the fault location. Then a corresponding redundant element, for. B. a redundant sense amplifier, a redundant word line or a redundant bit line with redundant memory cells replace the defective part of the memory bank.

Im Normalbetrieb beim Einsatz des Halbleiterspeichers in einer Anwendung, beispielsweise als Halbleiterspeicher in einem Personal Computer oder einem Server, werden die Halbleiterspeicher mit nicht deterministischen, zufälligen Datenwerten beschrieben. Bei der Erfindung werden die in die Halbleiterspeicher eingeschriebenen Datenwerte ebenfalls zufallsgesteuert durch den auf dem Halbleiterchip angeordneten Zufallsgenerator erzeugt. Vorteilhafterweise wird daher während des Tests eine Situation nachgebildet, die dem Betriebsablauf im Normalbetrieb entspricht, da während des Tests des Halbleiterspeichers Zufallsdatenwerte verwendet werden. Die Teststrategie entspricht also den Verhältnissen im Normalbetrieb.in the Normal operation when using the semiconductor memory in an application, for example as a semiconductor memory in a personal computer or a server, the semiconductor memories with non-deterministic, random Data values described. In the invention, the in the semiconductor memory data values also written randomly by the random generator arranged on the semiconductor chip. advantageously, is therefore during of the test simulated a situation that corresponds to the operational sequence in the Normal operation corresponds as during of the semiconductor memory test, random data values are used. The test strategy therefore corresponds to the conditions in normal operation.

Die Folge der Adressen der gerade zu beschreibenden bzw. auszulesenden Speicherzellen werden parallel an die Speicherbänke angelegt, d.h. eine Adresse dient gleichzeitig zur Adressierung verschiedener Speicherzellen in den verschiedenen Speicherbänken. Die Adressen können einerseits vom Testautomaten geliefert werden und über die Anschlußpins dem Halbleiterspeicher mitgeteilt werden. Alternativ können die Adressen durch einen Adreßzähler auf dem Halbleiterspeicher erzeugt werden, der diese Adressen parallel an die verschiedenen zu testenden Speicherbänke abgibt. Der Zähler kann sequentiell den gesamten verfügbaren Adreßraum einer der Speicherbänke durchlaufen oder aber nach einem gewissen anderen deterministischen Muster arbeiten, um zufallsgesteuert sämtliche Speicherzellen der Speicherbänke zu adressieren.The Sequence of the addresses of the one to be written or read Memory cells are created in parallel on the memory banks, i.e. an address also serves to address different memory cells in the different memory banks. The addresses can on the one hand, are supplied by the test machine and on the connection pins Semiconductor memory can be communicated. Alternatively, the Addresses by an address counter the semiconductor memory are generated, these addresses in parallel to the various memory banks to be tested. The counter can sequentially the total available address space one of the memory banks run through or according to a certain other deterministic pattern work to randomly all Memory cells of the memory banks to address.

Die Vergleichseinrichtung erzeugt ein Fehlersignal in Abhängigkeit vom Vergleich der aus den verschiedenen Speicherbänken ausgelesenen und in der Vergleichseinrichtung verglichenen Datenwerte. Bei Übereinstimmung der ausgelesenen Datenwerte erhält das Fehlersignal denjenigen Zustand, der Fehlerfreiheit repräsentiert, bei Nichtübereinstimmung der ausgelesenen Datenwerte erhält das Fehlersignal denjenigen Zustand, der Fehlerhaftigkeit repräsentiert. Dieser Zustand kann als Pass/Fail-Signal an einem Ausgangsanschluß des Halbleiterspeichers bereitgestellt werden, so daß die Fehlerinformation dem Testautomaten mitgeteilt wird.The The comparison device generates an error signal depending by comparing those read from the different memory banks and data values compared in the comparison device. If they match of the read data values the error signal is the state that represents freedom from errors, if the read out data values the error signal is the state that represents the fault. This state can be provided as a pass / fail signal at an output connection of the semiconductor memory so that the Error information is communicated to the test machine.

Die Adresse der Speicherzellen, für die ein Fehlerzustand festgestellt wird, wird gespeichert. Die Adreßinformation gemeinsam mit dem Fehlerzustand des Fehlersignals wird an Außenanschlüssen des Halbleiterspeichers bereitgestellt und dem Testautomaten mitgeteilt. Somit kann der Testautomat auf einen festgestellten Fehler entsprechend reagieren, beispielsweise weitere Analysen betreiben oder nach dem Testdurchlauf durch alle Speicherzellen einer Speicherbank fehlerhafte Speicherzellen und daran gekoppelte Funktionseinheiten durch solche redundanten Funktionseinheiten ersetzen.The Address of the memory cells, for which an error condition is determined is saved. The address information together with the error state of the error signal is on the external connections of the Semiconductor memory provided and communicated to the test machine. Thus, the test machine can respond to a detected error react, for example carry out further analyzes or after the Test run through all memory cells in a memory bank faulty Memory cells and functional units coupled thereto by such replace redundant functional units.

Zweckmäßigerweise sind die für den Test benötigten Funktionseinheiten über Adreß- und Datenbusse an das Speicherzellenfeld und dessen Speicherbänke angeschlossen. So ist der Zufallszahlengenerator sowie die Vergleichseinrichtung über einen Datenbus an die Speicherbänke gekoppelt. Die Adressen, entweder von außen vom Testautomaten bereitgestellt oder intern durch einen Adreßzähler erzeugt, werden über einen Adreßbus an die den Speicherbänken jeweils zugeordneten Adreßdecoder angelegt. Die Adreßdecoder dekodieren die Adresse, um mindestens eine der Speicherzellen der jeweiligen Speicherbank für einen Zugriff auszuwählen. Die Adressen werden den Adreßdecodern der Speicherbänke parallel zugeführt und dort unabhängig voneinander zur Auswahl einer Speicherzelle verarbeitet.Conveniently, are for needed the test Functional units about address and data buses connected to the memory cell array and its memory banks. So the random number generator and the comparison device over one Data bus to the memory banks coupled. The addresses, either provided by the test machine from the outside or generated internally by an address counter, are about an address bus to the memory banks each assigned address decoder created. The address decoder decode the address to at least one of the memory cells of each Memory bank for select an access. The addresses become the address decoders the memory banks fed in parallel and there independently processed from each other to select a memory cell.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Die Zeichnung zeigt ein Blockschaltbild eines Halbleiterspeichers unter Berücksichtigung der für die Erfindung wesentlichen Schaltungseinheiten. Der Halbleiterspeicher ist vorzugsweise ein dynamischer Speicher mit wahlfreiem Zugriff, ein sogenanntes DRAM (Dynamic Random Access Memory).following the invention is explained in more detail with reference to the embodiment shown in the drawing. The Drawing shows a block diagram of a semiconductor memory below consideration of for the Invention essential circuit units. The semiconductor memory is preferably a dynamic random access memory, a so-called DRAM (Dynamic Random Access Memory).

Der in der Figur der Zeichnung gezeigte Halbleiterspeicher weist ein Speicherzellenfeld 10 auf, das verschiedene Speicherbänke 11, 12, 13, 14 umfaßt. Jede der Speicherbänke enthält sämtliche Funktionseinheiten, um unabhängig voneinander betrieben zu werden. Die Speicherzellen sind dynamische Speicherzellen, die einen Speicherkondensator und einen Auswahltransistor (nicht dargestellt) enthalten. Der Auswahltransistor wird von einer Wortleitung, z. B. 112, gesteuert und verbindet den Speicherkondensator mit einer Bitleitung, z. B. 111. Die Speicherzelle ist jeweils an der Kreuzung von Wort- und Bitleitung angeordnet. Mindestens eine Speicherzelle ist über eine Adresse auswählbar, um einen Zugriff auf die Speicherzelle, also Schreiben oder Lesen, auszuführen. Der Adreßdecoder umfaßt üblicherweise einen Zeilenadreßdecoder 113, der eine der Wortleitungen auswählt, und einen Spaltendecoder 114, der einen an den Bitleitungen bereitstehenden Datenwert auswählt. Durch die Kombination von Zeilen- und Spaltenadresse wird mindestens eine der Speicherzellen eindeutig identifiziert. Die anderen der Speicherbänke 12, 13, 14 sind gleichartig aufgebaut. Die Adressen werden den Speicherbänken über die Schnittstelle 15 zugeführt. Die Schnittstellenein richtung 15 ist mit dem Adreßbus 70 verbunden. Die Daten werden an die Speicherbänke über einen Datenbus 60 angelegt, der mit jeder der Speicherbänke verbunden ist.The semiconductor memory shown in the figure of the drawing has a memory cell array 10 on that different memory banks 11 . 12 . 13 . 14 includes. Each of the memory banks contains all functional units in order to be operated independently of one another. The memory cells are dynamic memory cells that contain a storage capacitor and a selection transistor (not shown). The selection transistor is connected by a word line, e.g. B. 112 , controls and connects the storage capacitor to a bit line, e.g. B. 111 , The memory cell is at the intersection of word and bit line arranged. At least one memory cell can be selected via an address in order to carry out access to the memory cell, that is to say writing or reading. The address decoder usually comprises a row address decoder 113 which selects one of the word lines and a column decoder 114 which selects a data value available on the bit lines. The combination of row and column addresses uniquely identifies at least one of the memory cells. The other of the memory banks 12 . 13 . 14 are structured in the same way. The addresses are sent to the memory banks via the interface 15 fed. The interface device 15 is with the address bus 70 connected. The data is sent to the memory banks via a data bus 60 created, which is connected to each of the memory banks.

Während des Tests des Halbleiterspeichers wird dieser mit einem Testautomaten verbunden. Über eine individuelle Signalabfolge wird der Halbleiterspeicher in die Testbetriebsart versetzt. Über den Adreßbus 70 werden nachfolgend Adressen an das Speicherzellenfeld 10 angelegt und insbesondere den Speicherbänken 11, 12, 13, 14 parallel zugeführt. Dies bedeutet, daß eine am Adreßbus 70 anliegende Adresse gleichzeitig an alle Speicherbänke angelegt wird. Dort wird entsprechend der Adresse mindestens eine der Speicherzellen jeweils für einen Zugriff aktiviert. Über den Datenbus 60 wird ein Datenwert wiederum parallel den Speicherbänken 11, 12, 13, 14 zugeführt und in die aktivierte Speicherzelle eingelesen. Nachfolgend wird eine weitere Adresse über den Adreßbus 70 angelegt und über den Datenbus 60 ein weiterer Datenwert. Die Datenwerte werden gemäß der Erfindung von einem Zufallsgenerator 20 erzeugt. Der Zufallsgenerator 20 ist ausgangsseitig mit dem Datenadreßbus 60 verbunden. Zufallsgeneratoren an sich sind im Stand der Technik sehr gut bekannt. Der Zufallsgenerator 20 erzeugt also die in die Speicherzellen der Speicherbänke 11, 12, 13, 14 einzuschreibenden Datenwerte "0" und "1" gemäß einer statistisch gleich verteilten, also zufallsgesteuert erzeugten Folge von "0" und "1".During the test of the semiconductor memory, it is connected to a test machine. The semiconductor memory is put into the test mode by means of an individual signal sequence. Via the address bus 70 are subsequently addresses to the memory cell array 10 created and especially the memory banks 11 . 12 . 13 . 14 fed in parallel. This means that there is one on the address bus 70 address is applied to all memory banks at the same time. There, at least one of the memory cells is activated for access in accordance with the address. Via the data bus 60 a data value in turn becomes parallel to the memory banks 11 . 12 . 13 . 14 fed and read into the activated memory cell. Below is another address on the address bus 70 created and via the data bus 60 another data value. The data values are generated according to the invention by a random generator 20 generated. The random number generator 20 is on the output side with the data address bus 60 connected. Random generators per se are very well known in the art. The random number generator 20 generates the in the memory cells of the memory banks 11 . 12 . 13 . 14 Data values "0" and "1" to be written in according to a statistically equally distributed, ie randomly generated sequence of "0" and "1".

Die Adressen werden von einem Adreßgenerator 40 erzeugt. Der Adreßgenerator 40 ist beispielsweise ein Zähler, der den gesamten Adreßraum einer der Speicherbänke sequentiell oder gemäß einem vorgegebenen anderen deterministischen Schema durchzählt und somit sämtliche Speicherzellen während eines Testdurchlaufs adressiert. Der Adreßgenerator 40 gibt die erzeugten Adressen über den Adreßbus 70 an die Adreßdecoder der Speicherbänke 11, 12, 13, 14 ab. Die gesamte Ablaufsteuerung, wie bisher beschrieben und noch nachfolgend beschrieben wird, wird von einer Steuerungseinrichtung 41 gesteuert. Prinzipi ell genügt es, wenn die Ablaufsteuerung 41 an einer der Speicherbänke ausgerichtet ist, da sämtliche Daten und Adressen parallel auch den anderen Speicherbänken parallel zugeführt werden.The addresses are generated by an address generator 40 generated. The address generator 40 is, for example, a counter that counts the entire address space of one of the memory banks sequentially or according to a predetermined other deterministic scheme and thus addresses all memory cells during a test run. The address generator 40 gives the generated addresses over the address bus 70 to the address decoder of the memory banks 11 . 12 . 13 . 14 from. The entire sequence control, as described so far and will be described below, is performed by a control device 41 controlled. In principle, it is sufficient if the sequence control 41 is aligned with one of the memory banks, since all data and addresses are also fed in parallel to the other memory banks in parallel.

Nach dem Beschreiben einer, mehrerer oder der gesamten Speicherzellen der Speicherbänke mit den zufallsgesteuert erzeugten Datenwerten erfolgt das Auslesen der eingeschriebenen Testdatenwerte. Hierzu wird wiederum die entsprechende Adresse durch den Adreßgenerator 40 erzeugt und auf den Adreßbus 70 ausgegeben. Parallel werden die Datenwerte über den Datenbus 60 ausgelesen und über jeweilige Leitungen 61, 62, 63, 64 einer Vergleichseinrichtung 30 zugeführt. Dort werden die Datenwerte der Leitungen 61, ..., 64 miteinander verglichen. Wenn festgestellt wird, daß die vier miteinander verglichenen Datenwerte gleich sind, wird festgelegt, daß die entsprechenden Speicherzellen in den Speicherbänken 11, 12, 13, 14 funktionsfähig sind. Am Ausgang des Halbleiterspeichers wird über die Leitung 31 der Zustand P eines Fehlersignals ausgegeben, das angibt, daß die gerade ausgelesenen Speicherzellen funktionsfähig sind. Wenn festgestellt wird, daß die vier der Vergleichseinrichtung 30 parallel zugeführten Datenwerte nicht übereinstimmen, also der Zustand mindestens eines Datenwertes von den Zuständen der übrigen Datenwerte abweicht, wird festgelegt, daß eine der Speicherzellen, die die Datenwerte an den Leitungen 61, 62, 63, 64 bereitstellen, defekt ist. Dieser Fehlerfall wird über die Leitung 32 als Signal F' einer Einrichtung 50 mitgeteilt. Die Einrichtung 50 enthält ein Speicherelement, um die momentane Adresse der Speicherzellen, deren ausgelesene Datenwerte in der Vergleichseinrichtung 30 gerade miteinander verglichen worden sind, von dem Adreßgenerator 40 abzufragen und zwischenzuspeichern. Sowohl die Adresse FADR als auch der Zustand F des Fehlersignals werden über Leitungen 52 bzw. 51 an Ausgangsanschlüssen des Halbleiterspeichers bereitgestellt. Die Adresse FADR sowie der Fehlerzustand F sind daher gemeinsam von außen abfragbar. Ein Testautomat kann die fehlerhafte Adresse zwi schenspeichern und anschließend einen detaillierteren Test durchführen, um die Fehlerursache noch enger einzugrenzen. Dann wird die defekte Speicherzelle durch eine redundante Speicherzelle oder es werden andere defekte Einheiten in den Speicherbänken durch entsprechende redundante Elemente ersetzt.After one, several or the entire memory cells of the memory banks have been written with the randomly generated data values, the test data values written are read out. For this purpose, the corresponding address is again generated by the address generator 40 generated and on the address bus 70 output. In parallel, the data values are sent via the data bus 60 read out and via respective lines 61 . 62 . 63 . 64 a comparison device 30 fed. There the data values of the lines 61 , ..., 64 compared with each other. If it is determined that the four data values compared with one another are identical, it is determined that the corresponding memory cells in the memory banks 11 . 12 . 13 . 14 are functional. At the output of the semiconductor memory is on the line 31 the state P of an error signal is output, which indicates that the memory cells just read are functional. If it is determined that the four of the comparator 30 data values supplied in parallel do not match, that is to say the state of at least one data value deviates from the states of the other data values, it is specified that one of the memory cells which hold the data values on the lines 61 . 62 . 63 . 64 provide, is defective. This fault is reported via the line 32 as signal F 'of a device 50 communicated. The facility 50 contains a memory element to the current address of the memory cells, their read data values in the comparison device 30 have just been compared with each other by the address generator 40 query and cache. Both the address FADR and the state F of the error signal are via lines 52 respectively. 51 provided at output terminals of the semiconductor memory. The address FADR and the error status F can therefore be queried together from outside. A test machine can buffer the incorrect address and then carry out a more detailed test to narrow the cause of the error even more. The defective memory cell is then replaced by a redundant memory cell or other defective units in the memory banks are replaced by corresponding redundant elements.

Im gezeigten Beispiel wird die Folge der Adressen durch den speicherinternen Adreßgenerator 40 erzeugt. Die Adressen können alternativ von außen auf den Adreßbus 70 eingegeben werden und beispielsweise vom Testautomaten erzeugt werden. Die gezeigte Anordnung hat den Vorteil, daß sowohl die Adressen der zu testenden Speicherzellen als auch die Testdaten speicherintern automatisch erzeugt werden und die Ressourcen des Testautomaten dadurch nicht belastet werden. Allenfalls der funktionsfähige Zellen signalisierende Zustand P des Fehlersignals oder der eine fehlerhafte Speicherzelle signalisierende Zustand F des Fehlersignals gemeinsam mit der Adresse FADR der fehlerhaften Speicherzelle werden an den Testautomaten ausgegeben.In the example shown, the sequence of addresses is generated by the in-memory address generator 40 generated. Alternatively, the addresses can be sent to the address bus from outside 70 can be entered and generated, for example, by the test machine. The arrangement shown has the advantage that both the addresses of the memory cells to be tested and the test data are automatically generated internally in the memory and the resources of the test machine are not thereby burdened. At most, the functional cell signaling state P des Fault signal or the state F of the fault signal signaling a faulty memory cell together with the address FADR of the faulty memory cell are output to the automatic test machine.

Durch die zufallsgesteuerte Erzeugung der Testdatenwerte mittels des Zufallsgenerators 20 erfolgt der Test des Halbleiterspeichers mit Daten, die von der Qualität her den Daten im Normalbetrieb des Halbleiterspeichers entsprechen, wenn dieser beispielsweise als Arbeitsspeicher in einem Personal Computer oder Netzwerkserver verwendet wird. Auch dort ist damit zu rechnen, daß die Speicherzellen mit nahezu zufälligerweise erzeugten Daten geschrieben werden. Die Erfindung sieht also eine zufällige Datengenerierung für einen auf dem Chip ablaufenden Selbsttest vor, bei dem die Speicherbänke parallel beschrieben und ausgelesen werden und zusätzlich beim Auslesen ein Vergleich der von den verschiedenen Speicherbänken ausgelesenen Datenwerte erfolgt. Anschließend gibt der Halbleiterspeicher die Fail-Information zugeordnet zur Fail-Adresse ab. Der Aufwand für die zusätzlichen Komponenten 20, 30, 40, 41, 50 ist relativ gering. Dieser Aufwand ist nur ein einziges Mal auf dem Halbleiterchip vorzusehen und sämtliche Speicherbänke können parallel davon angesteuert werden, da das Charakteristikum einer Speicherbank darin besteht, daß sie unabhängig von den anderen Speicherbänken betreibbar ist, also auch gleichzeitig auf verschiedene Speicherbänke zugegriffen werden kann.By randomly generating the test data values using the random generator 20 the semiconductor memory is tested with data that correspond in quality to the data in normal operation of the semiconductor memory when it is used, for example, as a working memory in a personal computer or network server. There too, it can be expected that the memory cells will be written with data generated almost by chance. The invention therefore provides for random data generation for a self-test running on the chip, in which the memory banks are written to and read out in parallel and, in addition, a comparison of the data values read out from the different memory banks takes place when reading out. The semiconductor memory then outputs the fail information associated with the fail address. The effort for the additional components 20 . 30 . 40 . 41 . 50 is relatively small. This effort is to be provided only once on the semiconductor chip and all memory banks can be controlled in parallel, since the characteristic of a memory bank is that it can be operated independently of the other memory banks, that is to say that different memory banks can be accessed simultaneously.

Die Steuerungseinrichtung 41 erzeugt während des Schreib- und des Lesevorgangs die erforderliche Befehlssequenz für die chipinternen Vorgänge. Die Adressen werden entweder über den Adreßgenerator 40, wie in der Figur gezeigt, erzeugt oder von außen vom Testautomaten bereitgestellt. Beim Lesen erfolgt die Befehls- und Adreßgenerierung entsprechend zum Schreibvorgang. Über die an verschiedenen Ausgangsanschlüssen 31, 51 ausgegebenen Zustände P und F für fehlerfreie und fehlerbehaftete Testergebnisse ist parallel zum intern ablaufenden Test extern das Ergebnis des Tests abrufbar. Die Adresse FADR kann beispielsweise über einen Anschluß für ein Datensignal seriell ausgegeben werden. Die Speichereinrichtung 50 kann auch Speichermöglichkeit für mehrere Adressen aufweisen, die dann nach Abschluß des Tests ausgelesen werden.The control device 41 generates the required command sequence for the on-chip processes during the write and read process. The addresses are either via the address generator 40 , as shown in the figure, generated or provided from the outside by the test machine. When reading, the commands and addresses are generated in accordance with the writing process. Via the on different output connections 31 . 51 Output states P and F for error-free and faulty test results, the result of the test can be called up externally parallel to the internal test. The address FADR can, for example, be output serially via a connection for a data signal. The storage device 50 can also have memory for several addresses, which are then read out after the test is completed.

Der Zufallsgenerator soll möglichst zufällige Daten erzeugen. Die Datenreihenfolge umfaßt "0" und "1" und ist eine pseudozufällige binäre Datenreihe. Solche Zufallsgeneratoren sind im Stand der Technik ausführlich bekannt. Eine Möglichkeit, einen Zufallsgenerator zu erzeugen, besteht darin, ein linear rückgekoppeltes Schieberegister zu verwenden.The Random number generator should be as possible random data produce. The data order includes "0" and "1" and is a pseudorandom binary data series. Such random generators are well known in the art. A possibility, Generating a random generator is a linear feedback To use shift registers.

1010: SpeicherzellenfeldMemory cell array
11, 12, 13, 1411 12, 13, 14: Speicherbankmemory bank
111111: Bitleitungbit
112112: Wortleitungwordline
113113: Zeilendecoderrow decoder
114114: Spaltendecodercolumn decoder
1515: SpeicherschnittstelleMemory Interface
2020: ZufallsgeneratorRandom
3030: Vergleichseinrichtungcomparator
4040: Adreßgeneratoraddress generator
4141: Steuerungseinrichtungcontrol device
5050: Speicherelementstorage element
6060: Datenbusbus
61, 62, 63, 6461, 62, 63, 64: DatensignalleitungData signal line
7070: Adreßbusaddress bus
3232: AnschlußConnection
31, 51, 5231 51, 52: Anschlüsseconnections
P, F', FP, F ', F: Zustände des FehlersignalsStates of the error signal
FADRFADR: Adresseaddress

Claims

Semiconductor memory, comprising: - at least a first and a second memory bank ( 11 . 12 . 13 . 14 ), each containing memory cells; - a random number generator ( 20 ) for the randomly controlled generation of random number values; - a means ( 40 . 70 ) to provide an address to memory cells of the first and second memory banks ( 11 . 12 . 13 . 14 ) for access and to be selected by the random number generator ( 20 ) to store randomly generated random number values in a selected memory cell; - a comparison device ( 30 ) to get one from the first memory bank ( 11 ) Data value read out with a data from the second memory bank ( 12 ) compare the read data value; - a connection ( 31 . 32 . 51 ) for an error signal (P, F, F ') that can be generated as a function of a result of the comparison; - a storage element ( 50 ) to store one of the means ( 40 . 70 ) to provide an address generated address that is connected to the connection ( 32 ) for the error signal (F ') is connected in order to store an address (FADR) as a function of a state of the error signal (F); - an output connector ( 51 ), on which the error signal (F) can be tapped from outside the semiconductor memory; and - an output connector ( 52 ) on which the in the storage element ( 50 ) stored address (FADR) can be tapped from outside the semiconductor memory.

Semiconductor memory according to claim 1, characterized in that when the in the comparison device ( 30 ) data values compared with one another do not match due to the state (F ') of the error signal to the memory element ( 50 ) is told to store the address (FADR) that corresponds to that of the memory cells of the first and second memory banks ( 11 . 12 . 13 . 14 ) is assigned, from which the one another in the comparison device ( 30 ) compared data values have been read out.

Semiconductor memory according to one of Claims 1 to 4, characterized in that the means ( 40 ) to provide an address from a counter ( 40 ) is formed.

Semiconductor memory according to one of Claims 1 to 5, characterized by a bus ( 60 ) for in the memory banks ( 11 . 12 . 13 . 14 ) to be read in and from the memory banks ( 11 . 12 . 13 . 14 ) data to be read out with the random generator ( 20 ) and the comparison device ( 30 ) is coupled.

Semiconductor memory according to one of Claims 1 to 6, characterized in that each of the memory banks ( 11 . 12 . 13 . 14 ) an address decoder ( 113 . 114 ), depending on one of the address decoder ( 113 . 114 ) supplied address at least one of the memory cells of the respective memory bank ( 11 . 12 . 13 . 14 ) for an access and that one of the means ( 40 ) address to the address decoder of all memory banks to provide an address ( 11 . 12 . 13 . 14 ) is fed in parallel.

Semiconductor memory according to Claim 1, characterized by a control device ( 41 ), by which the semiconductor memory can be controlled, so that depending on one of the means for providing an address ( 40 . 70 ) address generated by the random number generator ( 30 ) generated random number value in a memory cell of the first and second memory banks selected by the address ( 11 . 12 . 13 . 14 ) is written.

Semiconductor memory according to Claim 2, characterized in that the control device ( 41 ) is designed to control the semiconductor memory so that depending on the means for providing an address ( 40 . 70 ) generated address the memory cells of the first and second memory banks selected from the address ( 11 . 12 . 13 . 14 ) are read out and the read out data value of the comparison device ( 30 ) is provided for comparison.