DE10016444C2 - Integrated three-dimensional trench SRAM memory cell - Google Patents
Integrated three-dimensional trench SRAM memory cellInfo
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- H10B10/00—Static random access memory [SRAM] devices
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Abstract
SRAM-Speicherzelle mit DOLLAR A (a) einem Auswahl MOSFET (38; 39) zur Auswahl der SRAM-Speicherzelle, der auf einer Oberfläche eines Halbleitersubstrats (32) planar integriert ist; DOLLAR A (b) einem ersten (42; 43) und einem zweiten in Reihe geschalteten N-Kanal-MOSFET, die entlang einer senkrecht zu der Halbleiteroberfläche verlaufenden Seitenwand eines in das Halbleitersubstrat (32) geätzten Grabens (33; 34) angeordnet sind; DOLLAR A (c) einem ersten (50; 51) und einem zweiten (52; 53) geschalteten P-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens (33; 34) angeordnet sind; DOLLAR A (d) eine am Boden des geätzten Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61; 62) zur elektrischen Verbindung der Source-Anschlussbereiche (47, 55; 49, 57) des zweiten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P-Kanal-MOSFETs (52; 53); DOLLAR A (e) eine von der ersten leitfähigen Schicht (61) isolierte und über der ersten leitfähigen Schicht liegende zweite leitfähige Schicht (65), die die Gateanschlüsse des zweiten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P-Kanal-MOSFETs (52; 53) bildet; DOLLAR A (f) eine von der zweiten leitfähigen Schicht (65; 66) isolierte und über der zweiten leitfähigen Schicht liegende dritte leitfähige Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des gegenüberliegenden ersten P-Kanal-MOSFETs (50; 51) bildet; DOLLAR A (g) eine von der dritten leitfähigen Schicht ...SRAM memory cell with DOLLAR A (a) a selection MOSFET (38; 39) for selection of the SRAM memory cell, which is planarly integrated on a surface of a semiconductor substrate (32); DOLLAR A (b) first (42; 43) and second series N-channel MOSFETs arranged along a sidewall perpendicular to the semiconductor surface of a trench (33; 34) etched into the semiconductor substrate (32); DOLLAR A (c) first (50; 51) and second (52; 53) switched P-channel MOSFETs arranged along a second side wall of the etched trench (33; 34) opposite the first side wall; DOLLAR A (d) a first conductive layer (61; 62) provided on the bottom of the etched trench (33; 34) for the electrical connection of the source connection regions (47, 55; 49, 57) of the second N-channel MOSFET (44 ; 45) and the opposing second P-channel MOSFET (52; 53); DOLLAR A (e) a second conductive layer (65) insulated from the first conductive layer (61) and lying over the first conductive layer, which has the gate connections of the second N-channel MOSFET (44; 45) and of the opposite second P- Forms channel MOSFETs (52; 53); DOLLAR A (f) a third conductive layer (73; 74) insulated from the second conductive layer (65; 66) and lying over the second conductive layer, which has the gate connections of the first N-channel MOSFET (42; 43) and the forms opposite first P-channel MOSFETs (50; 51); DOLLAR A (g) one of the third conductive layer ...
Description
Die vorliegende Erfindung betrifft eine integrierte dreidi mensionale Graben-SRAM-Speicherzelle.The present invention relates to an integrated dreidi Dimensional trench SRAM memory cell.
Aus der US-A-5,670,803 ist eine dreidimensionale Fünf- Transistor-SRAM-Grabenstruktur sowie ein entsprechendes Her stellungsverfahren bekannt. Die SRAM-Grabenstruktur enthält vier Feldeffekttransistoren, welche in einem einzelnen Graben vergraben sind. Zwei Feldeffekttransistoren sind jeweils übereinander an jeder der Seitenwände des Grabens angeordnet. Eine Koaxialverdrahtung verbindet die Feldeffekttransistoren innerhalb des Grabens, so dass ein Paar von über Kreuz ver bundenen Invertern mit dem Speicher-Flip-Flop für die SRAM- Zelle gebildet ist. Ein fünfter I/O-Transistor ist an der Oberseite der Grabenstruktur angeordnet und ermöglicht den Zugriff auf den Flip-Flop.From US-A-5,670,803 a three-dimensional five Transistor SRAM trench structure and a corresponding Her appointment procedure known. The SRAM trench structure contains four field effect transistors, which are in a single trench are buried. There are two field effect transistors each arranged one above the other on each of the side walls of the trench. Coaxial wiring connects the field effect transistors inside the trench so that a pair of ver cross tied inverters with the memory flip-flop for the SRAM Cell is formed. A fifth I / O transistor is on the Arranged top of the trench structure and allows the Access to the flip-flop.
Aus IBM Technical Disclosure Bulletin, Vol. 34, Nr. 6, Novem ber 1991, Seiten 95-97 ist eine CMOS-SRAM-Zelle bekannt, bei der eine PFET-Lastvorrichtung und ein NFET-Treiber inner halb desselben Grabens angeordnet sind und gegenüberliegende Seiten des Grabens belegen. Die Zugangstransfervorrichtung ist eine planare NFET-Vorrichtung.From IBM Technical Disclosure Bulletin, Vol. 34, No. 6, November 1991 , pages 95-97, a CMOS SRAM cell is known in which a PFET load device and an NFET driver are arranged within the same trench and are opposite Occupy sides of the trench. The access transfer device is a planar NFET device.
Die DE 198 41 753 A1 offenbart eine Graben-SRAM-Zelle, wobei ein erster und zweiter Treibertransistor jeweils einen Sour cebereich und einen Drainbereich sowie eine Gateelektrode aufweisen, die jeweils an einer ersten und zweiten Wand des Grabens geformt sind, wobei die beiden Wände des Grabens ein ander gegenüber liegen.DE 198 41 753 A1 discloses a trench SRAM cell, wherein a first and second driver transistor each have a sour c area and a drain area and a gate electrode have, each on a first and second wall of the Trench are shaped, with the two walls of the trench one opposite.
Die DE 198 21 901 A1 offenbart eine integrierte elektrische Schaltung mit wenigstens einer Speicherzelle sowie ein ent sprechendes Herstellungsverfahren. Die Speicherzelle enthält zwei elektrisch miteinander verbundene Inverter, die senk recht zu der Oberfläche eines Halbleitersubstrats angeordnet sind, wobei die Source-, Drain- und Kanalbereiche der ent sprechenden komplementären MOS-Transistoren durch aufeinan derliegende Schichten gebildet werden und so angeordnet sind, daß sich die komplementären MOS-Transistoren übereinander be finden.DE 198 21 901 A1 discloses an integrated electrical Circuit with at least one memory cell and an ent talking manufacturing process. The memory cell contains two electrically connected inverters, the lower arranged right to the surface of a semiconductor substrate are, the source, drain and channel areas of the ent speaking complementary MOS transistors by one another the underlying layers are formed and arranged so that the complementary MOS transistors are on top of each other Find.
Die US-A-5,398,200 offenbart eine weitere vertikal gebildete SRAM-Speicherzelle. US-A-5,398,200 discloses another vertically formed one SRAM memory cell.
Schreib-/Lesespeicher mit wahlfreiem Zugriff bzw. RAM- Speicher sind entweder aus statischen Speicherzellen SRAM o der dynamischen Speicherzellen DRAM aufgebaut. SRAM-Speicher, die aus SRAM-Speicherzellen aufgebaut sind, weisen gegenüber DRAM-Speichern den Vorteil auf, dass die abgespeicherte In formation nicht flüchtig ist, d. h. die Speicherzellen nicht in bestimmten Zeitabständen aufgefrischt werden müssen.Read / write memory with random access or RAM Memory are either from static memory cells SRAM o of the dynamic memory cells DRAM. SRAM memory, which are made up of SRAM memory cells face each other DRAM memory has the advantage that the stored In formation is not volatile, d. H. the memory cells are not need to be refreshed at certain intervals.
Fig. 1 zeigt eine SRAM-Speicherzelle zur Illustration der Problematik. Die SRAM-Speicherzelle ist an eine Wortleitung WL und Bitleitung BL sowie an zwei Spannungsversorgungsanschlüsse VDD (hohes Versorgungsspannungspotential) und VSS (niedriges Versorgungsspannungspotential bzw. Masse) angeschlossen. Die SRAM-Speicherzelle besteht aus insgesamt fünf MOSFET- Transistoren. Dabei weist die SRAM-Speicherzelle einen Aus wahltransistor T1 auf, dessen Gate mit der Wortleitung ver bunden ist, dessen Sourceanschluss an der Bitleitung BL an liegt und dessen Drainanschluss mit dem Drainanschluss eines N-Kanal-MOSFETs T2 und dem Drainanschluss eines P-Kanal- MOSFETs T3 verbunden ist. Der Sourceanschluss des N-Kanal- MOSFETs T2 ist mit dem Drainanschluss eines weiteren N-Kanal- MOSFETs T4 verbunden. Die beiden N-Kanal-MOSFETs T2, T4 sind in Reihe geschaltet, wobei die Verbindungsleitung zwischen den beiden N-Kanal-MOSFETs T2, T4 an dem niedrigen Referenz spannungspotential VSS anliegt. Der Sourceanschluss des P- Kanal-MOSFETs T3 ist mit dem Drainanschluss eines weiteren P- Kanal-MOSFETs T5 verbunden. Die beiden in Reihe geschalteten P-Kanal-MOSFETs T3, T5 liegen an ihrer Verbindungsleitung an dem hohen Spannungspotential VDD an. Die Sourceanschlüsse des N-Kanal-MOSFETs T4 sowie des P-Kanal-MOSFETs T5 sind kurzge schlossen und sind direkt mit den Gateanschlüssen des N- Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 verbunden. Die Drainanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal- MOSFETs T3 sind ebenfalls kurzgeschlossen und direkt mit den Gateanschlüssen des N-Kanal-MOSFETs T4 sowie des P-Kanal- MOSFETs T5 verbunden. Fig. 1 shows a SRAM memory cell for illustrating the problem. The SRAM memory cell is connected to a word line WL and bit line BL and to two voltage supply connections V DD (high supply voltage potential) and V SS (low supply voltage potential or ground). The SRAM memory cell consists of a total of five MOSFET transistors. The SRAM memory cell has a selection transistor T1, the gate of which is connected to the word line, the source of which is connected to the bit line BL and the drain of which is connected to the drain of an N-channel MOSFET T2 and the drain of a P-channel MOSFETs T3 is connected. The source connection of the N-channel MOSFET T2 is connected to the drain connection of a further N-channel MOSFET T4. The two N-channel MOSFETs T2, T4 are connected in series, the connecting line between the two N-channel MOSFETs T2, T4 being applied to the low reference voltage potential V SS . The source connection of the P-channel MOSFET T3 is connected to the drain connection of a further P-channel MOSFET T5. The two P-channel MOSFETs T3, T5 connected in series are connected to the high voltage potential V DD on their connecting line. The source connections of the N-channel MOSFET T4 and the P-channel MOSFET T5 are short-circuited and are directly connected to the gate connections of the N-channel MOSFET T2 and the P-channel MOSFET T3. The drain connections of the N-channel MOSFET T2 and the P-channel MOSFET T3 are likewise short-circuited and connected directly to the gate connections of the N-channel MOSFET T4 and the P-channel MOSFET T5.
Zum Einschreiben eines logisch hohen Werts L, das an der Bitleitung BL anliegt, in die SRAM-Speicherzelle wird an der Wortleitung WL ein hohes Potential angelegt, so dass der N- Kanal-Auswahl-MOSFET T1 durchschaltet. Das durchgeschaltete hohe Potential führt dazu, dass der N-Kanal-MOSFET T4 durch schaltet und der P-Kanal-MOSFET T5 sperrt. Aufgrund des durchgeschalteten N-Kanal-MOSFETs T4 wird das niedrige Span nungspotential bzw. Massepotential VSS an die beiden Ga teanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 angelegt. Der N-Kanal-MOSFET T2 wird hierdurch gesperrt, und der P-Kanal-MOSFET T3 schaltet durch. Der Potentialknoten K1 wird hierdurch auf das hohe Spannungspotential VDD gezo gen, so dass an dem Potentialknoten K1 dauerhaft das an der Bitleitung BL angelegte hohe logische Datum L abgespeichert bleibt. Das am Potentialknoten K1 anliegende hohe Potential sorgt dafür, dass der N-Kanal-MOSFET T4 durchgeschaltet bleibt, so dass am Potentialknoten K2 dauerhaft das Massepo tential VSS anliegt.To write a logically high value L, which is present on the bit line BL, into the SRAM memory cell, a high potential is applied to the word line WL, so that the N-channel selection MOSFET T1 switches on. The high potential that is switched on means that the N-channel MOSFET T4 switches through and the P-channel MOSFET T5 blocks. Due to the switched-through N-channel MOSFET T4, the low voltage potential or ground potential V SS is applied to the two gate connections of the N-channel MOSFET T2 and the P-channel MOSFET T3. This blocks the N-channel MOSFET T2 and the P-channel MOSFET T3 switches on. The potential node K1 is thereby pulled to the high voltage potential V DD , so that the high logic data L applied to the bit line BL is permanently stored at the potential node K1. The high potential present at the potential node K1 ensures that the N-channel MOSFET T4 remains switched through, so that the ground potential V SS is permanently present at the potential node K2.
Zum Auslesen des am Potentialknoten K1 anliegenden abgespei cherten Datums wird durch Anlegen eines hohen Spannungspotentials am Gate-Anschluss des Auswahltransistors T1 das abge speicherte Datum auf die Bitleitung BL durchgeschaltet.To read out the voltage applied to potential node K1 The date is saved by applying a high voltage potential at the gate terminal of the selection transistor T1 stored date switched through to the bit line BL.
Die in Fig. 1 dargestellte SRAM-Speicherzelle besteht aus fünf MOSFET-Transistoren und benötigt daher bei der planaren Integration auf einem Halbleiterchip relativ viel Fläche. Bei Planarintegration der in Fig. 1 dargestell ten herkömmlichen SRAM-Speicherzelle wird gewöhnlicherweise eine Fläche in der Größenordnung von 30 F2 pro Speicherzelle benötigt, wobei F die minimale Strukturgröße des Herstel lungsprozesses ist. Der hohe Flächenbedarf herkömmlich planar integrierter SRAM-Speicherzellen führt zu hohen Herstellungs kosten von SRAM-Speichern, die aus derartigen SRAM-Speicher zellen aufgebaut sind.The SRAM memory cell shown in FIG. 1 consists of five MOSFET transistors and therefore requires a relatively large area for planar integration on a semiconductor chip. When planar integration of the conventional SRAM memory cell shown in FIG. 1, an area of the order of magnitude of 30 F 2 per memory cell is usually required, where F is the minimum structure size of the manufacturing process. The high space requirement of conventionally planar integrated SRAM memory cells leads to high manufacturing costs of SRAM memories which are constructed from such SRAM memory cells.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine in tegrierte SRAM-Speicherzelle zu schaffen, die einen minimalen Flächenbedarf aufweist.It is therefore the object of the present invention to provide a tegrated SRAM memory cell to create a minimal Has space requirements.
Diese Aufgabe wird erfindungsgemäß durch eine SRAM-Speicher zelle mit den in Patentanspruch 1 angegebenen Merkmalen ge löst.According to the invention, this object is achieved by an SRAM memory cell with the features specified in claim 1 ge solves.
Die Erfindung schafft eine integrierte SRAM-Speicherzelle mit
einem Auswahl-MOSFET zur Auswahl der SRAM-Speicherzelle, der
auf einer Oberfläche eines Halbleitersubstrats planar integ
riert ist,
einem ersten und zweiten in Reihe geschalteten N-Kanal-
MOSFET, die entlang einer senkrecht zu der Halbleitersub
stratoberfläche verlaufenden Seitenwand eines in das Halblei
tersubstrat geätzten Grabens angeordnet sind,
einem ersten und zweiten in Reihe geschalteten P-Kanal-
MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden
zweiten Seitenwand des geätzten Grabens angeordnet
sind,
einer am Boden des geätzten Grabens vorgesehenen ersten leit
fähigen Schicht zur elektrischen Verbindung der Source-
Anschlussbereiche des zweiten N-Kanal-MOSFETs und des gegenü
berliegenden zweiten P-Kanal-MOSFETs,
einer von der ersten leitfähigen isolierten und über der ers
ten leitfähigen Schicht liegende zweite leitfähige Schicht,
die die Gateanschlüsse des zweiten N-Kanal-MOSFETs und des
gegenüberliegenden zweiten P-Kanal-MOSFETs bildet,
einer von der zweiten leitfähigen Schicht isolierten und über
der zweiten leitfähigen Schicht liegenden dritten leitfähigen
Schicht, die die Gateanschlüsse des ersten N-Kanal-MOSFETs
und des gegenüberliegenden ersten P-Kanal-MOSFETs bildet,
einer von der dritten leitfähigen Schicht isolierten und über
der dritten leitfähigen Schicht liegenden vierten elektri
schen Schicht zur elektrischen Verbindung der Drain-
Anschlussbereiche des ersten N-Kanal-MOSFETs und des gegenü
berliegenden zweiten P-Kanal-MOSFETs, und mit
zwei senkrecht zu der Halbleiteroberfläche verlaufenden Kon
taktierungen, wobei die erste Kontaktierung die erste und
dritte leitfähige Schicht und die zweite Kontaktierung die
zweite und vierte leitfähige Schicht elektrisch verbindet.The invention provides an integrated SRAM memory cell
a selection MOSFET for selection of the SRAM memory cell, which is planarly integrated on a surface of a semiconductor substrate,
a first and a second series-connected N-channel MOSFET, which are arranged along a side wall of a trench etched into the semiconductor substrate and running perpendicular to the semiconductor substrate surface,
a first and a second P-channel MOSFET connected in series, which are arranged along a second side wall of the etched trench opposite the first side wall,
a first conductive layer provided at the bottom of the etched trench for electrically connecting the source connection regions of the second N-channel MOSFET and the opposite second P-channel MOSFET,
a second conductive layer which is isolated from the first conductive layer and lies above the first conductive layer and which forms the gate connections of the second N-channel MOSFET and of the opposite second P-channel MOSFET,
a third conductive layer insulated from the second conductive layer and lying over the second conductive layer and which forms the gate connections of the first N-channel MOSFET and of the opposite first P-channel MOSFET,
a fourth electrical layer insulated from the third conductive layer and lying over the third conductive layer for electrically connecting the drain connection regions of the first N-channel MOSFET and the opposite second P-channel MOSFET, and with
two contacts running perpendicular to the semiconductor surface, the first contact electrically connecting the first and third conductive layers and the second contact connecting the second and fourth conductive layers.
Bei einer besonders bevorzugten Ausführungsform der erfin dungsgemäßen SRAM-Speicherzelle bildet der Drain-Anschluss bereich des ersten N-Kanal-MOSFETs gleichzeitig den Drain- Anschlussbereich des Auswahl-MOSFETs.In a particularly preferred embodiment of the invention SRAM memory cell according to the invention forms the drain connection area of the first N-channel MOSFET simultaneously the drain Connection area of the selection MOSFET.
Vorzugsweise ist der Gate-Anschluss des Auswahl-MOSFETs an eine Wortleitung zur Adressierung der SRAM-Speicherzelle an geschlossen. The gate connection of the selection MOSFET is preferably on a word line for addressing the SRAM memory cell closed.
Die Wortleitung verläuft dabei vorzugsweise parallel zu dem geätzten Graben.The word line preferably runs parallel to the etched trench.
Bei einer weiteren bevorzugten Ausführungsform der erfin dungsgemäßen SRAM-Speicherzelle ist zwischen den leitfähigen Schichten jeweils eine dünne Isolationsschicht vorgesehen.In a further preferred embodiment of the invented SRAM memory cell according to the invention is between the conductive Layers each provided a thin insulation layer.
Die erste und vierte leitfähige Schicht besteht vorzugsweise aus Wolfram.The first and fourth conductive layers are preferably composed made of tungsten.
Die zweite und dritte leitfähige Schicht besteht vorzugsweise aus abgeschiedenem Polysilicium.The second and third conductive layers are preferably made made of deposited polysilicon.
Bei einer weiteren bevorzugten Ausführungsform ist an den beiden gegenüberliegenden Seitenwänden eine dünne Gateoxid schicht vorgesehen.In a further preferred embodiment, the a thin gate oxide on both opposite side walls layer provided.
Der Source-Anschlussbereich des Auswahl-MOSFETs ist vorzugs weise an eine Bitleitung zum Einschreiben eines Datenbits in die SRAM-Speicherzelle oder zum Auslesen eines gespeicherten Datenbits aus der SRAM-Speicherzelle angeschlossen.The source connection area of the selection MOSFET is preferred to a bit line for writing a data bit into the SRAM memory cell or for reading a stored one Data bits from the SRAM memory cell connected.
Bei einer weiteren bevorzugten Ausführungsform erstreckt sich die Bitleitung in einem rechten Winkel zu dem geätzten Gra ben.In a further preferred embodiment extends the bit line at right angles to the etched Gra ben.
Die Bitleitung ist vorzugsweise an den Sourceanschluss des Auswahl-MOSFETs über eine senkrecht zu der Halbleiteroberflä che verlaufende Bitleitungskontaktierung angeschlossen.The bit line is preferably connected to the source connection of the Selection MOSFETs over a perpendicular to the semiconductor surface running bit line contacting connected.
Die integrierte SRAM-Speicherzelle ist vorzugsweise von einer benachbarten SRAM-Speicherzelle innerhalb des geätzten Grabens durch einen rechtwinklig zu dem geätzten Graben verlau fenden Trennungsgraben isoliert.The integrated SRAM memory cell is preferably one adjacent SRAM memory cell within the etched trench through a right angle to the etched trench separating trench isolated.
Dabei besteht der Trennungsgraben aus einem isolierenden Ma terial, in dem leitende Schichten zum Anlegen der SRAM- Speicherzellen an eine Versorgungsspannung VDD und an eine Referenzspannung VSS eingebettet sind.The separation trench consists of an insulating material in which conductive layers for applying the SRAM memory cells to a supply voltage V DD and to a reference voltage V SS are embedded.
Im weiteren wird eine bevorzugte Ausführungsform der erfin dungsgemäßen integrierten SRAM-Speicherzelle unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesent licher Merkmale beschrieben.Furthermore, a preferred embodiment of the inventions integrated SRAM memory cell according to the invention with reference on the attached figures to explain the invention Licher features described.
Es zeigen:Show it:
Fig. 1 ein Schaltungsdiagramm einer SRAM-Speicherzelle zur Illustration der Problematik; Fig. 1 is a circuit diagram of an SRAM memory cell for illustrating the problem;
Fig. 2 eine Draufsicht auf eine Speicherzellenanordnung, die aus erfindungsgemäßen SRAM-Speicherzellen besteht; Figure 2 is a plan view of a memory cell array, which consists of the inventive SRAM-memory cells.
Fig. 3 eine Schnittansicht entlang der Linie A-A in Fig. 2 zur Darstellung zweier benachbarter erfindungsgemäßer SRAM- Speicherzellen; FIG. 3 shows a sectional view along the line AA in FIG. 2 to show two adjacent SRAM memory cells according to the invention;
Fig. 4 eine Schnittansicht entlang der Linie B-B in Fig. 2; Fig. 4 is a sectional view taken along line BB in Fig. 2;
Fig. 5 eine Schnittansicht entlang der Linie C-C in Fig. 2. Fig. 5 is a sectional view taken along line CC in Fig. 2.
Fig. 2 zeigt eine Draufsicht auf eine Speicheranordnung mit erfindungsgemäßen SRAM-Speicherzellen. Auf dem Halbleitersub strat befinden sich Spannungsversorgungsleitungen 1, 2, 3 zur Versorgung der SRAM-Speicherzellen mit einer Versorgungsspannung. Dabei liegen die Versorgungsleitungen 1, 3 auf einem Referenzspannungspotential VSS, beispielsweise auf Masse. An der Versorgungsleitung 2 liegt die Versorgungsspannung VDD an. Die Versorgungsleitungen 1, 2, 3 bestehen aus einem leit fähigen Material, beispielsweise Metall. Fig. 2 shows a plan view of a memory device according to the invention SRAM memory cells. On the semiconductor substrate there are voltage supply lines 1 , 2 , 3 for supplying the SRAM memory cells with a supply voltage. The supply lines 1 , 3 are at a reference voltage potential V SS , for example at ground. The supply voltage V DD is present on the supply line 2 . The supply lines 1 , 2 , 3 consist of a conductive material, for example metal.
Bei der in Fig. 2 dargestellten Draufsicht verlaufen die Ätz gräben, in welche die SRAM-Speicherzellen integriert sind, in horizontaler Richtung, d. h. parallel zu Wortleitungen 5, 6, während die Trenngräben zur Isolierung benachbarter SRAM- Speicherzellen in vertikaler Richtung, d. h. parallel zu den angedeuteten Bitleitungen 7, 8 verlaufen. Die Bitleitungen 7, 8 weisen Bitleitungskontaktierungen 9, 10 zur Kontaktierung eines darunterliegenden Auswahl-MOSFETs einer erfindungsgemä ßen SRAM-Speicherzelle auf. In Fig. 2 sind p+- Dotierungsbereich 11, 12, 13, 14 dargestellt, die die Drai nanschlüsse des in Fig. 1 dargestellten P-Kanal-MOSFETs T3 bilden. Darüber hinaus zeigt Fig. 2 n+-dotierte Bereiche 15, 16, 17, 18, die jeweils den Drainanschluss eines N-Kanal- MOSFETs T2 einer SRAM-Speicherzelle bilden. Zwischen den p+- dotierten Bereichen 11, 12, 13, 14 und den n+-dotierten Be reichen 15, 16, 17, 18, welche die Drainanschlüsse des P- Kanal-MOSFETs T3 bzw. des N-Kanal-MOSFETs T2 bilden, liegen jeweils leitfähigen Schichten 19, 20, 21, 22 zur leitfähigen Verbindung der Drain-Anschlussbereiche, die vorzugsweise aus Wolfram bestehen. Die leitfähigen Bereiche 19, 20, 21, 22 entsprechen dem Potentialknoten K1 in Fig. 1. Die vier in Fig. 2 dargestellten SRAM-Speicherzellen weisen jeweils zwei Kontaktierungen 23, 24, 25, 26, 27, 28, 29, 30 auf, die senk recht zur Halbleiteroberfläche verlaufen und elektrisch leit fähige Schichten innerhalb der SRAM-Speicherzellen verbinden. In the illustrated in Fig. 2 plan view of the etching extend trenches, in which the SRAM memory cells are integrated in the horizontal direction to that parallel to the word lines 5, 6 while the separating trenches for isolating adjacent SRAM memory cells in the vertical direction, that is parallel the indicated bit lines 7 , 8 run. The bit lines 7 , 8 have bit line contacts 9 , 10 for contacting an underlying selection MOSFET of an SRAM memory cell according to the invention. In FIG. 2, p + - type impurity region 11, 12, 13, shown 14 nanschlüsse the Drai of the P-channel MOSFETs T3 shown in Figure 1 form.. Furthermore, FIG. 2 shows n + -doped regions 15 , 16 , 17 , 18 , which each form the drain connection of an N-channel MOSFET T2 of an SRAM memory cell. Between the p + - doped regions 11 , 12 , 13 , 14 and the n + -doped regions 15 , 16 , 17 , 18 , which form the drain connections of the P-channel MOSFET T3 and the N-channel MOSFET T2 , each have conductive layers 19 , 20 , 21 , 22 for the conductive connection of the drain connection regions, which preferably consist of tungsten. The conductive areas 19 , 20 , 21 , 22 correspond to the potential node K1 in FIG. 1. The four SRAM memory cells shown in FIG. 2 each have two contacts 23 , 24 , 25 , 26 , 27 , 28 , 29 , 30 , which run perpendicular to the semiconductor surface and connect electrically conductive layers within the SRAM memory cells.
In Fig. 2 sind ferner isolierende Oxidschichten 31, 32, 33, 34, 35, 36 zu erkennen, die in den parallel zu den Bitleitun gen 9, 10 verlaufenden Trennungsgräben vorgesehen sind und zur Isolation ineinanderliegender SRAM-Speicherzellen inner halb eines geätzten Grabens dienen. In den Trennungsgräben, die aus einem isolierenden Material bestehen, sind die leit fähigen Spannungsversorgungsleitungen 1, 2, 3 eingebettet zur Versorgung der SRAM-Speicherzellen mit der Versorgungsspan nung VDD und der Referenzspannung VSS.In Fig. 2, insulating oxide layers 31 , 32 , 33 , 34 , 35 , 36 can also be seen, which are provided in the trenches running parallel to the bit lines 9 , 10 and are used to isolate nested SRAM memory cells within an etched trench , In the separation trenches, which consist of an insulating material, the conductive voltage supply lines 1 , 2 , 3 are embedded for supplying the SRAM memory cells with the supply voltage V DD and the reference voltage V SS .
Fig. 3 zeigt eine Schnittansicht entlang der Linie A-A in Fig. 2. Die Bitleitung 7 liegt auf einer isolierenden Schicht 31 auf, die vorzugsweise aus einem Oxid besteht. Die Bitleitung 7 verläuft über zwei in das p-dotierte Halbleitersubstrat 32 hineingeätzte Gräben 33, 34, die einen im wesentlichen quadra tischen Querschnitt aufweisen. Die Wortleitungen 5, 6 verlau fen parallel zu den in das Halbleitersubstrat 32 hineingeätz ten Gräben 33, 34. Die Wortleitungen 5, 6 sind von der verti kal verlaufenden Bitleitungskontaktierung 9 durch isolierende Schichten 35, 36 getrennt. Die vertikal verlaufende Bitlei tungskontaktierung 9 ist elektrisch mit einem n+-dotierten Source-Anschlussbereich 37 verbunden. Der n+-dotierte Source- Anschlussbereich 37 ist für die beiden Auswahltransistoren 38, 39 der beiden in Schnittdarstellung gezeigten SRAM- Speicherzellen vorgesehen. Der Gate-Anschluss des Auswahl- MOSFETs 38 wird durch die Wortleitung 5, und der Gate- Anschluss des Auswahl-MOSFETs 39 wird durch die Wortleitung 6 gebildet. Der Gate-Anschluss 5 des Auswahl-MOSFETs 38 ist durch eine Gateoxidschicht 40 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der Gate-Anschluss 6 des Auswahl-MOSFETs 39 liegt durch eine Gateoxidschicht 41 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der n+-dotierte Bereich 15 bildet den Drainanschluss des Auswahl-MOSFETs 38, und der n+-dotierte Bereich 17 bildet den Drainanschluss des Auswahl-MOSFETs 39. Die Auswahl-MOSFETs 38, 39 entsprechen dem Auswahl-MOSFET T1 in Fig. 1. Die beiden Auswahl-MOSFETs 38, 39 sind planar auf der Halbleitersubstrat oberfläche des Halbleitersubstrats 32 integriert. Wie man in Fig. 3 erkennen kann, sind jeweils Speicherzellen symmetrisch zu einer Bitleitungskontaktierung 9 angeordnet. FIG. 3 shows a sectional view along the line AA in FIG. 2. The bit line 7 lies on an insulating layer 31 , which preferably consists of an oxide. The bit line 7 runs over two trenches 33 , 34 etched into the p-doped semiconductor substrate 32 , which have a substantially quadratic cross-section. The word lines 5 , 6 run parallel to the trenches 33 , 34 etched into the semiconductor substrate 32 . The word lines 5 , 6 are separated from the vertical bit line contact 9 by insulating layers 35 , 36 . The vertical bit line contact 9 is electrically connected to an n + -doped source connection region 37 . The n + -doped source connection region 37 is provided for the two selection transistors 38 , 39 of the two SRAM memory cells shown in a sectional view. The gate connection of the selection MOSFET 38 is formed by the word line 5 , and the gate connection of the selection MOSFET 39 is formed by the word line 6 . The gate terminal 5 of the selection MOSFET 38 is separated from the current channel located in the p-doped substrate 32 by a gate oxide layer 40 . The gate connection 6 of the selection MOSFET 39 is separated from the current channel located in the p-doped substrate 32 by a gate oxide layer 41 . The n + -doped region 15 forms the drain connection of the selection MOSFET 38 , and the n + -doped region 17 forms the drain connection of the selection MOSFET 39 . The selection MOSFETs 38 , 39 correspond to the selection MOSFET T1 in FIG. 1. The two selection MOSFETs 38 , 39 are planarly integrated on the semiconductor substrate surface of the semiconductor substrate 32 . As can be seen in FIG. 3, memory cells are arranged symmetrically with respect to a bit line contact 9 .
Beide in Fig. 3 in Schnittansicht dargestellten SRAM- Speicherzellen weisen jeweils einen ersten N-Kanal-MOSFET 42, 43 sowie einen zweiten N-Kanal-MOSFET 44, 45 auf. Die beiden N-Kanal-MOSFETs 42, 44 sowie die beiden N-Kanal-MOSFETs 43, 45 sind in Reihe geschaltet und sind entlang einer Seitenwand der in das Halbleitersubstrat geätzten Ätzgräben 33, 34 ange ordnet. Die Seitenwände verlaufen dabei senkrecht zur Halb leitersubstratoberfläche. Der n+-dotierte Bereich 15 bildet den Drainanschluss des N-Kanal-MOSFETs 42, und der n+- dotierte Bereich 17 bildet den Drainanschluss des N-Kanal- MOSFETs 43 der anderen SRAM-Speicherzelle. Der n+-dotierte Bereich 46 bildet den Sourceanschluss des N-Kanal-MOSFETs 42 und den Drainanschluss des N-Kanal-MOSFETs 44. Der Sour ceanschluss des N-Kanal-MOSFETs 44 wird durch den n+- dotierten Bereich 47 gebildet. In gleicher Weise bildet der n+-dotierte Bereich 17 den Drainanschluss des N-Kanal-MOSFETs 43, und der n+-dotierte Bereich 48 stellt den Sourceanschluss des N-Kanal-MOSFETs 42 dar. Der Drainanschluss des N-Kanal- MOSFETs 45 wird durch den n+-dotierten Bereich 48 gebildet, und der Sourceanschluss des N-Kanal-MOSFETs 45 durch den n+- dotierten Bereich 49.Both SRAM memory cells shown in a sectional view in FIG. 3 each have a first N-channel MOSFET 42 , 43 and a second N-channel MOSFET 44 , 45 . The two N-channel MOSFETs 42 , 44 and the two N-channel MOSFETs 43 , 45 are connected in series and are arranged along a side wall of the etched trenches 33 , 34 etched into the semiconductor substrate. The side walls run perpendicular to the semiconductor substrate surface. The n + -doped region 15 forms the drain connection of the N-channel MOSFET 42 , and the n + -doped region 17 forms the drain connection of the N-channel MOSFET 43 of the other SRAM memory cell. The n + -doped region 46 forms the source connection of the N-channel MOSFET 42 and the drain connection of the N-channel MOSFET 44 . The source connection of the N-channel MOSFET 44 is formed by the n + -doped region 47 . In the same way, the n + -doped region 17 forms the drain connection of the N-channel MOSFET 43 , and the n + -doped region 48 represents the source connection of the N-channel MOSFET 42. The drain connection of the N-channel MOSFET 45 is formed by the n + -doped region 48 , and the source connection of the N-channel MOSFET 45 by the n + -doped region 49 .
Die beiden SRAM-Speicherzellen weisen jeweils einen ersten P- Kanal-MOSFET 50, 51 und einen zweiten P-Kanal-MOSFET 52, 53 auf. Der Drainanschluss des P-Kanal-MOSFETs 50 wird durch den p+-dotierten Bereich 11 gebildet, und der Drainanschluss des P-Kanal-MOSFETs 51 wird durch den p+-dotierten Bereich 13 ge bildet. Der p+-dotierte Bereich 54 stellt den Sourceanschluss des P-Kanal-MOSFETs 50 und den Drainanschluss des P-Kanal- MOSFETs 52 dar. Der P-Kanal-MOSFET 52 weist ferner einen Sourceanschluss in Form des p+-dotierten Bereichs 55 auf. Der p+-dotierte Bereich 13 bildet den Drainanschluss des P-Kanal- MOSFETs 51. Der p+-dotierte Bereich 56 bildet gleichzeitig den Sourceanschluss des P-Kanal-MOSFETs 51 und den Drai nanschluss des P-Kanal-MOSFETs 53. Der P-Kanal-MOSFET 53 ent hält ferner den p+-dotierten Bereich 57 als Sourceanschluss. Die p+-dotierten Bereiche 11, 54, 55 sowie 13, 56, 57 sind jeweils in n-dotierte Wannen 58, 59 eingelassen. Jede SRAM- Speicherzelle weist jeweils zwei P-Kanal-MOSFETs 50, 52 bzw. 51, 53 auf, die entlang einer der ersten Seitenwand gegenü berliegenden zweiten Seitenwand der Ätzgraben 33, 34 angeord net sind. Die zweite Seitenwand verläuft ebenfalls senkrecht zu der Halbleiteroberfläche.The two SRAM memory cells each have a first P-channel MOSFET 50 , 51 and a second P-channel MOSFET 52 , 53 . The drain connection of the P-channel MOSFET 50 is formed by the p + -doped region 11 , and the drain connection of the P-channel MOSFET 51 is formed by the p + -doped region 13 ge. The p + -doped region 54 represents the source connection of the P-channel MOSFET 50 and the drain connection of the P-channel MOSFET 52. The P-channel MOSFET 52 also has a source connection in the form of the p + -doped region 55 , The p + -doped region 13 forms the drain connection of the P-channel MOSFET 51 . The p + -doped region 56 simultaneously forms the source connection of the P-channel MOSFET 51 and the drain connection of the P-channel MOSFET 53 . The P-channel MOSFET 53 also contains the p + -doped region 57 as a source connection. The p + -doped regions 11 , 54 , 55 and 13 , 56 , 57 are each embedded in n-doped wells 58 , 59 . Each SRAM memory cell has two P-channel MOSFETs 50 , 52 and 51 , 53 , respectively, which are arranged along a second side wall of the etching trenches 33 , 34 opposite the first side wall. The second side wall also runs perpendicular to the semiconductor surface.
Am Boden der beiden Ätzgräben 33, 34 ist eine erste leitfähi ge Schicht 60 bzw. 61 vorgesehen. Die leitfähige Schicht 61 verbindet den Source-Anschlussbereich 47 des N-Kanal-MOSFETs 44 mit dem Source-Anschlussbereich 55 des gegenüberliegenden zweiten P-Kanal-MOSFETs 52. In entsprechender Weise verbindet die leitfähige Schicht 62 den Source-Anschlussbereich des N- Kanal-MOSFETs 45 mit dem Source-Anschlussbereich 57 des gege nüberliegenden P-Kanal-MOSFETs 53. Die beiden leitfähigen Schichten 61, 62 bestehen entweder aus Metall oder aus abge schiedenem Polysilicium.At the bottom of the two etching trenches 33 , 34 , a first conductive layer 60 and 61 is provided. The conductive layer 61 connects the source connection region 47 of the N-channel MOSFET 44 to the source connection region 55 of the opposite second P-channel MOSFET 52 . Correspondingly, the conductive layer 62 connects the source connection region of the N-channel MOSFET 45 to the source connection region 57 of the opposite P-channel MOSFET 53 . The two conductive layers 61 , 62 are made either of metal or of different polysilicon.
Über den beiden leitfähigen Schichten 61, 62 ist eine isolie rende Schicht 63, 64 vorgesehen, die die leitfähigen Schich ten 61, 62 von einer weiteren leitfähigen Schicht 65, 66 trennt. Die leitfähige Schicht 65 bildet die beiden Ga teanschlüsse für den N-Kanal-MOSFET 44 sowie den P-Kanal- MOSFET 52. Entsprechend bildet die leitfähige Schicht 66 die beiden Gateanschlüsse über den N-Kanal-MOSFET 45 und den P- Kanal-MOSFET 53 der zweiten SRAM-Speicherzelle.About the two conductive layers 61, 62 a isolie Rende layer 63, 64 is provided which th the conductive Schich 61, 62 separated by a further conductive layer 65, 66th The conductive layer 65 forms the two gate connections for the N-channel MOSFET 44 and the P-channel MOSFET 52 . Correspondingly, the conductive layer 66 forms the two gate connections via the N-channel MOSFET 45 and the P-channel MOSFET 53 of the second SRAM memory cell.
Die leitfähigen Schichten 65, 66 sind von dem Halbleitersub strat 32 durch dünne Gateoxidschichten 67, 68, 69, 70 ge trennt, die entlang den Seitenwänden der geätzten Gräben 33, 34 verlaufen. Über den leitfähigen Schichten 65, 66 liegt wiederum jeweils eine isolierende Schicht 71, 72. Die isolie renden Schichten 71, 72 der beiden in Schnittansicht darge stellten SRAM-Speicherzellen trennen die leitfähigen Schich ten 65, 66 von einer weiteren leitfähigen Schicht 73, 74. Die leitfähige Schicht 73 bildet den Gate-Anschluss des ersten N- Kanal-MOSFETs 42 und den Gate-Anschluss des gegenüberliegen den P-Kanal-MOSFETs 50. Die leitfähige Schicht 74 bildet den Gate-Anschluss des N-Kanal-MOSFETs 43 und des P-Kanal-MOSFETs 51. Zwischen der leitfähigen Schicht 73 und der leitfähigen Schicht 19 befindet sich eine isolierende Schicht 75. Zwi schen der leitfähigen Schicht 74 und der leitfähigen Schicht 21 befindet sich eine isolierende Schicht 76.The conductive layers 65 , 66 are separated from the semiconductor substrate 32 by thin gate oxide layers 67 , 68 , 69 , 70 , which run along the side walls of the etched trenches 33 , 34 . An insulating layer 71 , 72 is in turn located above the conductive layers 65 , 66 . The insulating layers 71 , 72 of the two SRAM memory cells shown in a sectional view separate the conductive layers 65 , 66 from a further conductive layer 73 , 74 . The conductive layer 73 forms the gate connection of the first N-channel MOSFET 42 and the gate connection of the opposite P-channel MOSFET 50 . The conductive layer 74 forms the gate connection of the N-channel MOSFET 43 and the P-channel MOSFET 51 . An insulating layer 75 is located between the conductive layer 73 and the conductive layer 19 . An insulating layer 76 is located between the conductive layer 74 and the conductive layer 21 .
Die isolierenden Schichten 63, 71, 75 sowie 64, 72, 76 beste hend vorzugsweise aus einem Oxid, insbesondere Siliciumdio xid. Die leitfähigen Schichten 61, 65, 73, 19 sowie 62, 66, 74, 21 bestehen entweder aus einem Metall oder aus abgeschie denem Polysilicium. Als Metall kann beispielsweise Wolfram verwendet werden.The insulating layers 63 , 71 , 75 and 64 , 72 , 76 consisting preferably of an oxide, in particular silicon dioxide. The conductive layers 61 , 65 , 73 , 19 and 62 , 66 , 74 , 21 consist either of a metal or of deposited polysilicon. Tungsten, for example, can be used as the metal.
Die in Fig. 3 dargestellte linke SRAM-Speicherzelle weist vier leitfähige Schichten 61, 65, 73, 19 auf, die jeweils durch isolierende Schichten 62, 71, 75 voneinander elektrisch getrennt sind. Diese Schichten sind übereinander in dem ers ten Ätzgraben 33 geschichtet. Durch eine in dem Ätzgraben 33 eingebrachte Kontaktierung 77 wird die am Boden befindliche erste leitfähige Schicht 61 mit der dritten leitfähigen Schicht 73 elektrisch verbunden. Durch eine weitere Kontak tierung 78 wird ferner die zweite leitfähige Schicht 65 mit der vierten leitfähigen Schicht 19 elektrisch verbunden.The left SRAM memory cell shown in FIG. 3 has four conductive layers 61 , 65 , 73 , 19 , which are each electrically separated from one another by insulating layers 62 , 71 , 75 . These layers are stacked one above the other in the first etching trench 33 . The first conductive layer 61 located on the bottom is electrically connected to the third conductive layer 73 by a contact 77 introduced in the etching trench 33 . By means of a further contact 78 , the second conductive layer 65 is also electrically connected to the fourth conductive layer 19 .
In gleicher Weise ist die erste leitfähige Schicht 62 der an deren SRAM-Speicherzelle mit der dritten leitfähigen Schicht 74 über eine Kontaktierung 79 und die zweite leitfähige Schicht 66 mit der vierten leitfähigen Schicht 21 über eine Kontaktierung 80 verbunden. Die Kontaktierungen 77, 79 entsprechen den Kontaktierungen 23, 27 in Fig. 2. Die Kontaktierungen 78, 80 entsprechen den Kontaktierungen 24, 28 in Fig. 2 und gehören nicht zum Schnitt A-A.In the same way, the first conductive layer 62 of the other SRAM memory cell is connected to the third conductive layer 74 via a contact 79 and the second conductive layer 66 to the fourth conductive layer 21 via a contact 80 . The contacts 77 , 79 correspond to the contacts 23 , 27 in FIG. 2. The contacts 78 , 80 correspond to the contacts 24 , 28 in FIG. 2 and do not belong to section AA.
Bei der in Fig. 3 dargestellten bevorzugten Ausführungsform werden zwei zueinander symmetrisch aufgebaute SRAM-Speicher zellen über nur eine Bitleitungskontaktierung 9 elektrisch an die Bitleitung 7 angeschlossen. Hierdurch ist es möglich, die Anzahl der Bitleitungskontaktierungen 9 auf dem Halbleiter chip 32 gegenüber herkömmlichen Anordnungen zu halbieren.In the preferred embodiment shown in FIG. 3, two SRAM memory cells constructed symmetrically to one another are electrically connected to the bit line 7 via only one bit line contact 9 . This makes it possible to halve the number of bit line contacts 9 on the semiconductor chip 32 compared to conventional arrangements.
Die in Fig. 3 dargestellten N-Kanal-MOSFETs 42, 44 bzw. 43, 45 entsprechen den beiden in Reihe geschalteten N-Kanal- MOSFETs T2, T4 in Fig. 1. Ferner entsprechen die P-Kanal- MOSFETs 50, 52 bzw. 51, 53 den beiden in Reihe geschalteten P-Kanal-MOSFETs T3, T5 in Fig. 1.The N-channel MOSFETs 42 , 44 and 43 , 45 shown in FIG. 3 correspond to the two series-connected N-channel MOSFETs T2, T4 in FIG. 1. Furthermore, the P-channel MOSFETs 50 , 52 and 51 , 53 the two P-channel MOSFETs T3, T5 connected in series in FIG. 1.
Die Spannungsversorgung der beiden in Fig. 3 dargestellten SRAM-Speicherzellen erfolgt durch Anschluss der p+-dotierten Bereiche 54, 56 an die Versorgungsspannung VDD und durch An schluss der n+-dotierten Bereiche 46, 48 an das Referenzspan nungspotential VSS. The two SRAM memory cells shown in FIG. 3 are supplied with voltage by connecting the p + -doped regions 54 , 56 to the supply voltage V DD and by connecting the n + -doped regions 46 , 48 to the reference voltage potential V SS .
Die Breite der beiden Ätzgräben 33, 34 beträgt bei einer be vorzugten Ausführungsform etwa 500 nm. Die Kanallänge der MOSFETs liegt in einer Größenordnung von 200-300 nm.In a preferred embodiment, the width of the two etching trenches 33 , 34 is approximately 500 nm. The channel length of the MOSFETs is of the order of magnitude of 200-300 nm.
Fig. 4 zeigt eine Schnittansicht entlang der Schnittlinie B-B in Fig. 2. Die SRAM-Speicherzellen werden durch isolierende Oxidschichten 31, 33, 34, 35 voneinander isoliert, die in eingeätzte Trennungsgräben abgelagert werden. Die Versor gungsspannungsleitungen 1, 2 sind in das Isolationsoxid ein gebettet. Dabei sind die Versorgungsleitungen 1, 2, 3 ab schnittsweise verjüngt, wie man aus Fig. 2 erkennen kann. Die Versorgungsspannungsleitung 2 kontaktiert die SRAM-Speicher zellen an den p+-dotierten Bereichen 54, 54'. FIG. 4 shows a sectional view along the section line BB in FIG. 2. The SRAM memory cells are isolated from one another by insulating oxide layers 31 , 33 , 34 , 35 , which are deposited in etched-in separation trenches. The supply voltage lines 1 , 2 are embedded in the insulation oxide. The supply lines 1 , 2 , 3 are tapered from sections, as can be seen from Fig. 2. The supply voltage line 2 contacts the SRAM memory cells at the p + -doped regions 54 , 54 '.
Fig. 5 zeigt eine Schnittansicht entlang der Schnittlinie C-C in Fig. 2. Die Spannungsversorgungsleitung 2 kontaktiert in diesem Bereich nicht die n+-dotierten Bereiche 48, 48' son dern liegt von diesen durch das Isolationsoxid 33, 34 ge trennt. Die n+-dotierten Bereiche 48, 48' sind an den in die sem Bereich verbreiterten Referenzspannungsleitungen 1, 3 e lektrisch an diese angeschlossen. Fig. 5 shows a sectional view along the section line CC in Fig. 2. The voltage supply line 2 does not contact the n + -doped areas 48 , 48 'in this area but is separated from them by the isolation oxide 33 , 34 ge. The n + -doped regions 48 , 48 'are electrically connected to the reference voltage lines 1 , 3 widened in this region.
Wie man aus Fig. 2 entnehmen kann, beträgt der Flächenbedarf einer erfindungsgemäßen SRAM-Speicherzelle etwa 10 F2, wobei F die minimale Strukturgröße des Herstellungsprozesses dar stellt. Die erfindungsgemäße SRAM-Speicherzelle ermöglicht somit gegenüber dem Stand der Technik in etwa eine Verdreifa chung der Packungsdichte.As can be seen from FIG. 2, the area requirement of an SRAM memory cell according to the invention is approximately 10 F 2 , where F represents the minimum structure size of the manufacturing process. The SRAM memory cell according to the invention thus enables a tripling of the packing density compared to the prior art.
Die erfindungsgemäße SRAM-Speicherzelle läßt sich in einfa cher Weise durch Standardherstellungsschritte herstellen. Ein möglicher Prozeßablauf zur Herstellung einer erfindungsgemäßen SRAM-Speicherzelle, wie sie in Fig. 3 dargestellt ist, wird im weiteren beschrieben.The SRAM memory cell according to the invention can be manufactured in a simple manner by standard manufacturing steps. A possible process sequence for producing an SRAM memory cell according to the invention, as shown in FIG. 3, is described below.
Zunächst werden in das Halbleitersubstrat 32 Ätzgraben 33, 34 geätzt, deren Grabenbreite in etwa der minimalen Strukturgrö ße F entspricht. Die Ätzgräben werden mit einem Oxid aufge füllt und anschließend maskiert. Die mit Oxid gefüllten Ätz gräben werden mit Hilfe der Maskierung derart geätzt, dass das Fülloxid lediglich in einer Hälfte des Ätzgrabens ver bleibt, so dass der Ätzgraben in diesem Bereich wieder frei liegt. Der freiliegende Bereich des Ätzgrabens wird mittels Implantation n-dotiert und getempert, so dass die in Fig. 3 dargestellten N-Wannen 58, 59 entstehen. Anschließend werden die Kontaktierungsbereiche 13, 56, 57 bzw. 11, 54, 55 durch P-Implantation hergestellt. Bei einem weiteren Prozeßschritt wird das restliche in dem Ätzgraben befindliche Oxid mittels Maskierungs- und Ätzschritten entfernt und anschließend die n+-dotierten Anschlussbereiche 15, 46, 47 bzw. 17, 48, 49 durch n+-Implantation gebildet. Die Ätzgräben 33, 34 werden dann wieder freigelegt und schichtweise aufgefüllt, bis die in Fig. 3 dargestellte Schichtstruktur mit vier leitfähigen Schichten und drei Isolationsschichten innerhalb des beiden Ätzgräben entsteht. Dabei werden in zusätzlichen Prozessschrit ten die Gateoxidschichten 67, 68 bzw. 69, 70 an den Wänden der Ätz gräben 33, 34 gebildet. Nach Auffüllen der Ätzgräben 33, 34 werden Kontaktlöcher für die Kontaktierungen 77, 78 bzw. 79, 80 gebohrt und diese Kontaktierungen angeschlossen. In einem weiteren Herstellungsschritt werden nun Trenngräben zur e lektrischen Isolierung der SRAM-Zellen geätzt, die rechtwink lig zu den Ätzgräben 33, 34 verlaufen. Diese Trenngräben wer den bis zu dem VDD/VSS-Kontakt zurückgeätzt, die anschließend angeschlossen werden. Daraufhin werden die Trenngräben mit Oxid wieder ganz aufgefüllt. In weiteren Prozessschritten werden die Auswahltransistoren sowie die Wortbitleitungen durch Standardprozesse gebildet. Schließlich werden die N- Wannen 58, 59 der P-Kanal-MOSFETs angeschlossen.First, etch trenches 33 , 34 are etched into the semiconductor substrate 32 , the trench width of which approximately corresponds to the minimum structure size F. The etched trenches are filled with an oxide and then masked. The etched trenches filled with oxide are etched with the aid of the masking such that the fill oxide remains only in one half of the etched trench, so that the etched trench is again exposed in this area. The exposed area of the etched trench is n-doped and annealed by means of implantation, so that the N-wells 58 , 59 shown in FIG. 3 are formed. The contacting areas 13 , 56 , 57 and 11 , 54 , 55 are then produced by P implantation. In a further process step, the remaining oxide in the etching trench is removed by means of masking and etching steps, and then the n + -doped connection regions 15 , 46 , 47 and 17 , 48 , 49 are formed by n + implantation. The etched trenches 33 , 34 are then exposed again and filled in layers until the layer structure shown in FIG. 3 with four conductive layers and three insulating layers is formed within the two etched trenches. In additional process steps, the gate oxide layers 67 , 68 and 69 , 70 are formed on the walls of the etching trenches 33 , 34 . After the etching trenches 33 , 34 have been filled, contact holes for the contacts 77 , 78 and 79 , 80 are drilled and these contacts are connected. In a further manufacturing step, trenches for the electrical isolation of the SRAM cells are etched, which run at right angles to the etching trenches 33 , 34 . These trenches are etched back to the V DD / V SS contact, which are then connected. The trenches are then completely filled with oxide. In further process steps, the selection transistors and the word bit lines are formed by standard processes. Finally, the N-wells 58 , 59 of the P-channel MOSFETs are connected.
Claims (13)
- a) einem Auswahl-MOSFET (38; 39) zur Auswahl der SRAM- Speicherzelle, der auf einer Oberfläche eines Halbleitersub strats (32) planar integriert ist;
- b) einem ersten (42; 43) und einem zweiten (44; 45) in Reihe geschalteten N-Kanal-MOSFET, die entlang einer senkrecht zu der Halbleiteroberfläche verlaufenden Seitenwand eines in das Halbleitersubstrat (32) geätzten Grabens (33; 34) angeordnet sind;
- c) einem ersten (50; 51) und einem zweiten (52; 53) in Reihe geschalteten P-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens (33; 34) angeordnet sind;
- d) eine am Boden des geätzten Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61; 62) zur elektrischen Verbin dung der Source-Anschlussbereiche (47, 55; 49, 57) des zwei ten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zwei ten P-Kanal-MOSFETs (52; 53);
- e) eine von der ersten leitfähigen Schicht (61) isolierte und über der ersten leitfähigen Schicht liegende zweite leit fähige Schicht (65), die die Gateanschlüsse des zweiten N- Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P- Kanal-MOSFETs (52; 53) bildet;
- f) eine von der zweiten leitfähigen Schicht (65; 66) iso lierte und über der zweiten leitfähigen Schicht liegende dritte leitfähige Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des gegenüberliegen den ersten P-Kanal-MOSFETs (50; 51) bildet;
- g) eine von der dritten leitfähigen Schicht (73; 74) iso lierte und über der dritten leitfähigen Schicht liegende vierte leitfähige Schicht (19; 21) zur elektrischen Verbindung der Drain-Anschlussbereiche (15; 17) des ersten N-Kanal- MOSFETs (42; 43) und des gegenüberliegenden zweiten P-Kanal- MOSFETs (50; 51);
- h) und mit zwei senkrecht zu der Halbleiteroberfläche ver laufenden Kontaktierungen, wobei die erste Kontaktierung (77; 79) die erste (61; 62) und dritte (73; 74) leitfähige Schicht und die zweite Kontaktierung (78; 79) die zweite (65; 66) und vierte (19; 21) elektrische Schicht miteinander verbindet.
- a) a selection MOSFET ( 38 ; 39 ) for selecting the SRAM memory cell, which is integrated on a surface of a semiconductor substrate ( 32 ) planar;
- b) a first ( 42 ; 43 ) and a second ( 44 ; 45 ) series-connected N-channel MOSFET, which are arranged along a side wall of a trench ( 33 ; 34 ) etched into the semiconductor substrate ( 32 ) and perpendicular to the semiconductor surface are;
- c) first ( 50 ; 51 ) and second ( 52 ; 53 ) series P-channel MOSFETs arranged along a second side wall of the etched trench ( 33 ; 34 ) opposite the first side wall;
- d) a first conductive layer ( 61 ; 62 ) provided on the bottom of the etched trench ( 33 ; 34 ) for electrically connecting the source connection regions ( 47 , 55 ; 49 , 57 ) of the second N-channel MOSFET ( 44 ; 45 ) and the opposing second P-channel MOSFET ( 52 ; 53 );
- e) a second conductive layer ( 65 ) which is insulated from the first conductive layer ( 61 ) and lies above the first conductive layer and which comprises the gate connections of the second N-channel MOSFET ( 44 ; 45 ) and the opposite second P-channel Forms MOSFETs ( 52 ; 53 );
- f) a third conductive layer ( 73 ; 74 ) which is isolated from the second conductive layer ( 65 ; 66 ) and lies above the second conductive layer and which is opposite the gate connections of the first N-channel MOSFET ( 42 ; 43 ) forms first P-channel MOSFETs ( 50 ; 51 );
- g) a fourth conductive layer ( 19 ; 21 ) isolated from the third conductive layer ( 73 ; 74 ) and lying over the third conductive layer for the electrical connection of the drain connection regions ( 15 ; 17 ) of the first N-channel MOSFET ( 42 ; 43 ) and the opposite second P-channel MOSFET ( 50 ; 51 );
- h) and with two contacts running perpendicular to the semiconductor surface, the first contact ( 77 ; 79 ) the first ( 61 ; 62 ) and third ( 73 ; 74 ) conductive layer and the second contact ( 78 ; 79 ) the second ( 65 ; 66 ) and fourth ( 19 ; 21 ) electrical layer.
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