DD63180B1

DD63180B1 - CIRCUIT ARRANGEMENT FOR SELF-TIMING SIGNAL TESTING FOR INCREMENTAL ANALOGUE DIGITAL CONVERTERS

Info

Publication number: DD63180B1
Application number: DD12609967A
Authority: DD
Inventors: Heinz Wagner
Original assignee: Heinz Wagner
Priority date: 1967-07-20
Filing date: 1967-07-20
Publication date: 1982-08-25

Description

12 6 0 9 9 -л- 12 6 0 9 9 -l-

Schaltungsanordnung zur selbsttätigen oignalprüfung Tür inkrementeile Analog*-DigitalwandlerCircuit arrangement for automatic oignal testing Door incremental analog * digital converter

Die Erfindung betrifft eine achaltungüanord.mmg zur seLbsttätigen Signalprüfung für inkrementelle Analog-Digitalwandler.The invention relates to an achaltungüanord.mmg for S-automatic signal testing for incremental analog-to-digital converter.

Unter einem· inkromentellcn' Analog-Digitalwaridler ißt eiqe bekannte Einrichtung au verstehen, v/elche die Umwandlung einer stufenlosen mechanischen Verstellung, z*B. des ZeigerauDschlagea einer Waage, in einen elektrischen Digitalwert bewirkt, wobei sich ein mit einer Rasterteilung ver» sehencö Glied lungs eines analogen Verstellweges vor zwei ortsfesten Abtastern, a.3. Potodiode.n, bewegt, die über einen "Richtimgadiskrirninator mit einem elektronischen Vor-Rückwärts> zähler verbunden sind. Das digitale ZUhlergebnis entspricht dann in jedem Augenblick dem mechanischen Analogwert. Der iiachteil eines inkreraeiitcllen Analog-Digitalwaudlers be>steht darin, daß ein einmal entstandener Zählfehler von Ließwert zu ließwert mitgenommen wird..Under an incremental analog-digital conditioner, a known device may also be understood to mean the conversion of a stepless mechanical adjustment. of the pointer stop of a scale, which results in an electrical digital value, whereby a section of an analog adjustment path, which is provided with a grid division, precedes two stationary samplers, a.3. Potodiode.n, which are connected via a "Richtimgadiskrirninator with an electronic forward / backward counter." The digital result matches then corresponds to the mechanical analog value at any moment.The Ancheraeiitcllen an analog-digital monitor is the fact that a once incurred Count error from Ließwert to let value is taken ..

Zur Verbesseriang der Ließsicherheit bzw. zur .Fehlererkennung sind folgende technische Lösungen bekannt:The following technical solutions are known for improving the reliability of the soldering or the error detection.

Bekannt ist, den Anfang der liastertoilung mit einer zusätzlichen Markierung zu versehen, der ein zusätzlicher Abtaster zugeordnet ist, welcher dem elektronischen Vor-Rückwärtszahler ei'nen llullstellimpulo aufprägt. Auf diese Weise wird wenigstens zu Beginn eines Lleßvorgangos die Übereinstimmung von Zähler und Ließ strecke am ϊϊ'υ.11ρυ:η]:.ΐ· erzwungen« BekanntIt is known to provide the beginning of the list with an additional marking, which is associated with an additional scanner, which imposes on the electronic front-back payer a zero-pause impulse. In this way, at least at the beginning of a Lleßvorgangos the match of counter and Ließ stretch on ϊϊ'υ.11ρυ: η] :. ΐ · forced «known

ist ferner eine Taktsteuerung, bei der fremde, in den Signalweg eindringende Stör impulse, wenn sie nicht in den Taktrhytmus fallen, wirkungslos bleiben.is also a clock control in the foreign, entering the signal path interference pulses, if they do not fall into the Taktrhytmus, remain ineffective.

In beiden Fällen ist eine Fehlererkennung nicht möglich. Bekannt ist auch eine Selbstprüfschaltung, welche die von den Abtastern des Inkrementgebers abgegebenen Impulse auf eine bestimmte Folge kontrolliert. Die Prüfimg erstreckt sich jedoch nur auf die Abtaster selbst und den Loitungsweg von den Abtastern zum Pachtungsdiskriminator.In both cases, error detection is not possible. Also known is a self-test circuit which controls the pulses delivered by the samplers of the incremental encoder to a particular sequence. However, the test extends only to the samplers themselves and the path from the samplers to the lease discriminator.

Ferner ist eine Codeprüfschaltung bekannt, mit deren Hilfe die digitalen Ausgangssignale auf mögliche oder nicht mögliche Signalkombination.cn geprüft werden. Diese PriuTung beschränkt sich auf den Ausgang des Analog-Digitalwanulers und den Leitungsweg bis zu den Polgegerät.en_o Fohler, die in der Signalkette vor dem Ausgang entstehen, werden nicht erkannt. ".Ve it er hin ist eine Schalt ungs anordnung bekannt, bei der durch Verdopplung der Bausteine zwei parallele Signalketten entstehen. L'it Hilfe eines Signalvergleich^ erfolgt eine Fehlermeldung dann, wenn nicht beide Ausgangssignale gleich sind, Nachteilig wirkt sich der große Aufwand aus und außerdem können immer noch fremde Störungen in beide Signalwege gleichermaßen eindringen, wobei hierdurch entstandene Fehler nicht erkannt werden.Furthermore, a Codeprüfschaltung is known, with the aid of which the digital output signals are checked for possible or not possible Signalalkombination.cn. This operation is limited to the output of the analogue-to-digital converter and the line path to the pole unit. _O Fohlers that are generated in the signal chain in front of the output are not recognized. With the help of a signal comparison, an error message occurs if the two output signals are not the same. A disadvantageous effect is the great outlay and, in addition, extraneous noise may still invade both signal paths equally, thereby failing to detect errors.

Das Ziel der Erfindung besteht darin, durch eine Schaltungsanordnung zur selbsttätigen Signalprüfung den inkrementeilen Analog-Digitalwandler fehlersicher zu gestalten«, Dei: Erfindung liegt die Aufgabe zugrunde, eine ähnliche vollständige Signalprüfung zu erreichen, wie dies bei der bekannten Schaltungsanordnung 'mit Verdopplung der bausteine erreicht wird, jedoch mit geringerem Aufwand, wobei außerdem durch unterschiedliche Gestaltung von Prüf- und Signalkreis vermieden werden soll, daß von äußeren Quellen herrührende Störimpulse durch gleiche Wirkung in beiden Kreisen die -Prüf ujtig unwirksam machen können.The aim of the invention is to make the incremental analog-to-digital converter fail-safe by a circuit arrangement for automatic signal testing "Dei: Invention is the object of achieving a similar complete signal testing, as achieved in the known circuit arrangement 'with duplication of the building blocks is, but with less effort, which is also to be avoided by different design of test and signal circuit that originate from external sources glitches by the same effect in both circles the test ujtig can make ineffective.

3 —3 -

- з - 12 6 0 9 9- з - 12 6 0 9 9

Die erf indungsgemäße- Lösung der Aufgabe besteht aus einer ,Schaltungsanordnung zur selbsttätigen Signalprüfung für i,nkrementelle Analog-Digitalwandier, die einmal aus dem eigentlichen Analog-Digitalwaudler in einer an sieh bekannten Anordnung besteht, vro sich ein mit einer Rasterteilung versehenes Glied längs eines analogen Verstellweges vor zwei ortsfesten Abtastern bewegt, die über einen Ricbtungsdiskriminator mit einem elektronischen Ѵоз:¹/Rückwärtszähler verbunden sind»The erf indungsgemäße- solution to the problem consists of a, circuit arrangement for automatic signal testing for i, incremental analog-digital converter, which once consists of the actual analog-digital controller in a known arrangement to see vro a provided with a grid division member along an analog Moving the adjustment path in front of two fixed scanners, which are connected via a correction discriminator with an electronic "0: ¹ / down counter"

Die Schaltungsanordnung besteht zum anderen aus der fehlerer kennung dienenden, mit den Analog-Digitalwandier verbundenen Teilen»The circuit arrangement consists on the other hand of the fault detection serving, connected to the analog-digital Wandier parts »

Das die Rasterteilung tragende Glied ist mit zusätzlichen Markierungen versehen, welchem ein ortsfester, zusätzlicher Abtaster zugeordnet ist und einem weiteren Glied mit einer einfachen Markierung sind weitere ortsfeste, besondere Abtaster zugeordnet. Die mechanische Anordnung ist eine solche, daß jeweils eine bestimmte der zusätzlichen I.Iarkicrungen genau mit dem zusätzlichen Abtaster korrespondiert, wenn sich die einfache markierung im Bereich eines bestimmten der besonderen Abtaster bewegt. Der Ausgang des zusätzlichen Abtasters, die Ausgänge der besonderen Abtaster sowie der Digitalausgang des Digital-Analogwandlers sind jeweils mit Eingängen einer Prüfschaltung verbunden, welche so eingerichtet ist, daß an einem Ausgang ein Fehlermeldesignal herauskommt, .wenn die verschiedenen Eingangssignale nicht in einer bestimmten Weise miteinander korrespondieren.The grid-bearing member is provided with additional markings, which is associated with a stationary, additional scanner and a further member with a simple marker are assigned more stationary, special sampler. The mechanical arrangement is such that each one of the additional indicia exactly corresponds to the additional sampler when the simple mark moves in the region of a particular one of the particular samplers. The output of the additional sampler, the outputs of the particular samplers and the digital output of the digital-to-analogue converter are respectively connected to inputs of a test circuit which is arranged so that an error message signal comes out at one output if the different input signals do not interfere with each other in a particular way correspond.

Die Prüfschaltung kann erfindungsgemäß aus einer Anordnung von Vergleichseinheiten, einem an sich bekannten Verzögerungsglied und einem an sich bekannten Plip-Flop-Speicher bestehen.According to the invention, the test circuit can consist of an arrangement of comparison units, a delay element known per se and a plip-flop memory known per se.

Bei dieser Anordnung ist je ein Eingang der einzelnen Vergleichseinheiten mit dem Ausgang eines bestimmten, der je~ weiligen Vergleichscinheit zugeordneten besonderen Abtasters verbunden, während die übrigen Eingänge jeweils gemeinsam mit dem Ausgang des zusätzlichen Abtasters bzw, mit dem Di- «gitalausgang des inkrementellen Analcg-Dj.gitalwandlers undIn this arrangement, one input of the individual comparator units is connected to the output of a particular special sampler assigned to the respective comparator unit, while the other inputs are each connected in common to the output of the additional sampler or to the digital output of the incremental analyst. Dj.gitalwandlers and

~ 4 w~ 4 w

12 6 0 9 912 6 0 9 9

die Ausgänge gemeinsam über das Verzögerungsglied mit dem Eingang dea Ріір-ІЧор-Г;) pe ichers verbunden sind. Das Verzögerungsglied ist so dimensioniert, daß sehr kurzzeitige Signale, die durch Laufseitdifferenzen in den Signalketten entstehen können', nicht v/irksam sind₀ Die einzelne Vergleichseinheit ist so eingerichtet, daß entweder das Eintreffen eines bestimmten Digitalwertes oder ein Signal des besonderen und ein Signal des zusätzlichen Abtasters ein Ausgangssignal erzeugen»the outputs are connected together via the delay element to the input dea Ріір-ІЧор-Г; The delay element is dimensioned so that very short-term signals, which can arise due to run-side differences in the signal chains', are not v. ₀ The individual comparison unit is set up so that either the arrival of a particular digital value or a signal of the particular and a signal of generate an output signal for an additional sampler »

In einer erfindungögemäßen Ausgestaltung der Prüfschaltung besteht eine jeweils einzelne Vergleichseinheit aus an sich bekannten Schaltungsteilen .mit U.nd»-_, Oder- und iiegatorfunk*-· tionen. Diese sind folgendermaßen angeordnet: Eine erste Funktionsgruppe enthält ein Und-Glied, dessen Eingänge mit beim Eintreffen..eines der Vergleichseinheit zugeordneten Digitalwertes signalführenden Adern des Digitalanschlusces, sowie ein Oder-Glied, dessen Eingänge mit den beim .Eintreffen des Digitalwertes signalfreien Adern verbunden sind und dessen Ausgang durch eine Liegatorsc'naltung mit dem Ausgang des Uncl-Gliedes wiederum Und»- verknüpft ist.In a refinement of the test circuit according to the invention, a respective individual comparison unit consists of per se known circuit parts with U.nd-, Oder- and iiegatorfunk * - tions. These are arranged as follows: A first function group contains an AND gate, the inputs of which are connected to the digital value associated with the digital unit signal leading conductors of the Digitalanschlusces, and an OR gate whose inputs are connected to the .Declaration of the digital value signal-free wires and whose output is again connected by a Liegatorsc'naltung with the output of the Uncl-element And »-.

Eine zweite Punktionsgruppe enthält ein zweites Und-Glied, dessen erster Eingang mit dem Ausgang der ersten Punktionsgruppe, dessen zweiter und dritter Eingang mit den Eingängen der Vergleichseinheiv verbunden ist, wo die Ausgänge des besonderen und des zusätzlichen Abtasters angeschlossen sind, sowie ein zweites Oder-Glied, dessen erster Eingang mit dem ersten eingang und do-лэьмі zweiter Eingang durch ein vorges с h a11 e t e s d r i 11 e з.U η d-G1i с d m i t dem ζwe i t e η und dr i 11 e η Eingang des zweiten ünd-Gliedes verbunden ist, wobei der Ausgang des zweiten Und-Cfliedcs durch eine llegatorschaltung mit dem-Ausgang-_des zweiten Oder-Gliedes wiederum Und-verknüpft ist.und riickwirkungs'frei, z.B. durch eine Diode, am gemeinsamen Ausgang,der Verglcichseinheiten angeschlossen ist.A second puncture group includes a second AND gate whose first input is connected to the output of the first puncture group, the second and third inputs of which are connected to the inputs of the comparator unit, where the outputs of the special and the additional samplers are connected, and a second AND element. Link whose first input connected to the first input and do-лэьмі second input through a vorges с h a11 etesdri 11 e з .U η d-G1i с dmit the ζwe ite η and dr i 11 e η input of the second ünd-member connected is, wherein the output of the second And-Cfliedcs is again And-linked by a llegatorschaltung with the output of the second-OR gate and.effectively, for example by a diode, at the common output, the Verglcichseinheiten is connected.

. - 5 ·· 12 6 0 3 9, - 5 ·· 12 6 0 3 9

Die Erfindung soll an Hand nachstehenden Auaführungsbcisniels näher erläutert v/erden. Die zugehörige Zeichnung Zßigt ІПThe invention will be explained in more detail on the basis of the following disclosure. The accompanying drawing Sighs ІП

- Figur 1 ί eine Schaltungsanordnung zur selbsttätigen- Figure 1 ί a circuit arrangement for automatic

Signalprüfung für inkrementellс Analog-Digi-Signal check for incremental analog-to-digital

talwanuler;talwanuler;

- Figur 2 i ein uchalturigsbaispiel einer Prüfschaltung für- Figure 2 i a uchalturigsbaispiel a test circuit for

die in Figur 1 dargestellte Schaltungsanordnung;the circuit arrangement shown in Figure 1;

- Figur 3 i ein Schaltungsbeispiel einer Vergleichseinheit für die in Figur 2 dargestellte Prüfschaltung.FIG. 3 i shows a circuit example of a comparison unit for the test circuit shown in FIG.

Bei der in-Figur 1 dargestellten Schaltungsanordnung wurde eine Signalprüfung an vier Stellen des analogen und digitalen ileßbereichs gewählt. Es ist nämlich so, daß jeder Digitalwert durch Zu- oder Abzählen von Impulsen von einem vorherigen Digitalivert aus entstanden ist₀ Daher genügt es, wenn nur wenige V/erte während der Vor- oder Rückwärtsbewegung des l.Ießgliedes auf ihre Fehlerfreiheit geprüft werden, um eine Aussage über die Fehlerfreiheit sämtlicher Digitalwerte zu erhalteneIn the circuit arrangement shown in FIG. 1, a signal test has been selected at four locations of the analog and digital read ranges. Namely, it is such that each digital value caused by increase or counting pulses from a previous Digitalivert from ₀ Therefore, it is sufficient if only a few V / erte during the forward or backward movement of the l.Ießgliedes are checked for accuracy to to obtain a statement about the correctness of all digital values

Die Schaltungsanordnung besteht zunächst aus dem inkre.me.ntellen Analog-Digitalwandler selbst mit dem Glied 1 , welches das R_aster 2 trägt. Dieses kann auch am Umfang eines kreisfö'rmigen Gliedes angebracht sein, hier ist es der Einfachheit, wegen linear dargestellt. Beim Vorbeibewegen des Rasters 2 an den Abtastern 4 und 5 werden phasenverschobene elektrische Impulse erzeugt, die durch die Leitungen 7 und 8 zu einem Piichtungsdiskriminator 9 kommen. liier werden sie zu riehtungsunterschiedenen Zählimpulsen verarbeitet und gelangen durch die Leitungen 10 und 11 zu einem elektronischen Vor-Rückwärtszähler 12.The circuit arrangement consists first of the incre.me.ntellen analog-to-digital converter itself to the member 1, which carries the _A roster 2. This can also be attached to the circumference of a circular member, here it is simplicity, because of linear. When passing the grid 2 on the samplers 4 and 5 phase-shifted electrical pulses are generated, which come through the lines 7 and 8 to a Piichtungsdiskriminator 9. liier they are processed to riehungsunterschiedenen counting pulses and pass through the lines 10 and 11 to an electronic up-down counter 12th

о -о -

- ^б- 12 6 0 9 9- ^б - 12 6 0 9 9

Die Ausgangsleitung 13 des Zählers führt, zu ,verschiedenen, hier nicht dargestellten Folgegeräten, z.B_o zu einer Registriereinrichtung. Bis hierher entspricht die Schaltungsanordnung dem bekannten Stand der Technik.The output line 13 of the counter leads, to, different, not shown here, followers, eg _o to a registration. Up to this point, the circuit arrangement corresponds to the known prior art.

Die der Fehlererkennung dienenden Teile der Schaltungsanordnung sind folgende: Das Glied 1 trägt die zusätzlichen Merkmale 27-30, die an dem zusätzlichen Abtaster 26 vorbeibewegt werden. Ein mit dem Glied 1 gekoppeltes Glied 3 trägt ein einfaches Merkmal 14. Dieses korrespondiert mit besonderen Abtastern 15-20. Als Abtaster können bekannte Ausführungen verwendet werden, z.B.'lichtelektrische oder induktive Geber. Da die spezielle Ausführung aller beschriebenen Abtaster für das Verständnis der Schaltungsanordnung ohne Bedeutung ist, wurden in der Beschreibung und in deι Zeichnung alle diesbezüglichen Einzelheiten, wie z.B. Lichtquellen, Verstärker usw. weggelassen. Die besonderen Abtaster 15-1B sind an den Eingängen 19-22, der zusätzliche Abtaster 26 ist am Eingang 31 und der Ausgang des Vor-Rückwärtszählers 12 ist am Eingang 24 einer Prüfschaltung 23 angeschlossen.The parts of the circuit arrangement which serve to detect the error are as follows: The element 1 carries the additional features 27-30 which are moved past the additional scanner 26. A link 3 coupled to the link 1 carries a simple feature 14. This corresponds to particular scanners 15-20. Known designs can be used as the scanner, for example light-electric or inductive sensors. Since the specific embodiment of all described samplers is of no importance for the understanding of the circuit arrangement, all the details relating thereto, such as those described in the description and in the drawing, have been described. Light sources, amplifiers, etc. omitted. The special samplers 15-1B are connected to the inputs 19-22, the additional sampler 26 is connected to the input 31 and the output of the up / down counter 12 is connected to the input 24 of a test circuit 23.

Der Grund für die Einführung des zusätzlichen Abtasters 26 ist folgender: An sich würden schon die besonderen Abtaster 15-18 genügen, um die vier Prüfpunkte im Meßbereich festzulegen. Diese müßten aber eine genau so hohe Präzision haben wie die Abtaster 4 und 5 des Inkrementalsysterns. Bei der beschriebenen Anordnung genügt es, daß ein einziger, allerdings zusätzlicher Abtaster 26 diese Präzision besitzt. Die' besonderen Abtaster 15-18 können dann von relativ grober Beschaffenheit sein. Hierzu muß die Bedingung eingehalten werden, daß jeweils eine bestimmte der zusätzlichen Markierungen 27-30 genau mit dem zusätzlichen Abtaster 26 korrespondiert, wenn sich die einfache Markierung 14 im Bereich eines ebenfalls bestimmten der besonderen Abtaster 15-18 bewegt. Die Prüfschaltung 23 ist so eingerichtet, daß sie an einem Ausgang 25 ein FehlermeIdesignal abgibt, wenn dieThe reason for introducing the additional sampler 26 is as follows. In itself, the particular samplers 15-18 would be enough to set the four test points in the measurement range. However, these would have to have exactly the same precision as the samplers 4 and 5 of the incremental system. In the arrangement described, it is sufficient that a single, but additional scanner 26 has this precision. The special scanners 15-18 can then be of relatively coarse texture. For this purpose, the condition must be met that each one of the additional markers 27-30 corresponds exactly with the additional scanner 26 when the simple marker 14 moves in the range of a likewise certain of the particular sampler 15-18. The test circuit 23 is arranged to emit an error signal at an output 25 when the

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"'- 12 6 09 3'' - 12 6 09 3

verschiedenen Eingangssignale nicht in einer bestimmten Weise miteinander korrespondieren.different input signals do not correspond with each other in a certain way.

Die in der Figur 2 dargestellte Prüfschaltung 23 enthält vier Vergleichseinheiten 3.8-41 i'ür die verschiedenen Eingangssignale. An diesen sind einzeln die Eingänge 19-22, die mit den besonderen Abtastern verbunden sind, aber gemeinsam der Eingang 31, der mit dem zusätzlichen Abtaster verbunden ist und der Eingang-24, der mit dem Ausgang des Analog-Digitalwandlers verbunden ist, angeschlossen.The test circuit 23 shown in FIG. 2 contains four comparison units 3.8-41 for the various input signals. These are individually the inputs 19-22, which are connected to the special samplers, but together the input 31, which is connected to the additional sampler and the input -24, which is connected to the output of the analog-to-digital converter connected.

Gemeinsame Ausgänge 42 sind über ein Verzögerungsglied mit einem Eingang eines Flip-Flop-Speicher 44 verbunden. Der Flip-Flop-Spoicher 44 hat die Aufgabe, ein Fehlermeldesignal solange zu speichern, als es erforderlich ist und an einem Ausgang 25 auszugeben. Er kann an einem zweiten Eingang 45 wieder gelöscht werden. Das Verzögerungsglied ist so dimensioniert, daß sehr kurzzeitige Signale, die durch Laufzeitdifferenzen in den Signalketten entstehen können, nicht wirksam sind, damit nicht fälschlicherweise eine Fehlermeldung zustande kommt„ Die Vergleichseinheiten 38-41 sind so eingerichtet, daß entweder das Eintreffen eines jeweils bestimmten Digitalwertes oder das Signal des besonderen und das Signal des zusätzlichen Abtasters ein AuBgangssignal erzeugen. Die beschriebene Schaltungsanordnung bewirkt, daß eine Fehlermeldung herauskommt, wenn Analog-und Digitalwerte während der i'.lessung nicht die vorgeschriebene Äquivalenz besitzen.,Common outputs 42 are connected via a delay element to an input of a flip-flop memory 44. The purpose of the flip-flop loader 44 is to store an error message signal as long as it is necessary and to output it at an output 25. It can be deleted at a second input 45 again. The delay element is dimensioned so that very short-term signals, which may arise due to runtime differences in the signal chains, are not effective, so that an error message does not erroneously "The comparison units 38-41 are set up so that either the arrival of a particular digital value or the signal of the special and the signal of the additional sampler generate an output signal. The circuit described causes an error message to occur if analog and digital values do not have the prescribed equivalence during the operation.

In Figur 3 ist ein Schaltungsbeispiel für eine der Vergleichseinheiten 33-41 Z₀B. der Vergleichseinhcit 40, im Detail dargestellteFIG. 3 shows a circuit example for one of the comparison units 33-41 Z ₀ B. of the comparison unit 40, shown in detail

Es ist angenommen, daß der Digitalausgang des Analog-Digitalwandlers drei Dezimalstellen besitzt, die nach dem bekannten Schema 1-2-4-0 dual verschlüsselt sind. Demnach besteht der Eingang 24 aus zwölf Adern a-1 und einer nicht dargestellten Bezugsader. Weiterhin lsi; angenommen, Л.а.3 Лзг au prüfende Digitalwert „532" beträgt.It is assumed that the digital output of the analog-to-digital converter has three decimal places, which are dual-encrypted according to the known scheme 1-2-4-0. Accordingly, the input 24 consists of twelve wires a-1 and a reference core, not shown. Furthermore lsi; Assuming Л.a.3 Лзг au checking digital value is "532".

-в- 126099-v- 126099

'Sobald am Eingang 24 die verschlüsselte Zahl „532" erscheint, sind die Adern a, c, e, f, j signalführend, die Adern b, d, g, h, i, k, 1 dagegen signalfrei. Die signalfübrenden Adern a, c, e, f, j sind mit den Eingängen eines aus Dioden bestehenden Und-Gliedes 67, die signalfreien Adern b, d, g, h, i, k, 1 mit den Eingängen eines ebenfalls aus Dioden bestehenden Oder-Gliedes 68 verbunden. Der Ausgang 49 des Oder-Gliedes· 68 ist durch der Anpassung dienende Bauelemente 5.0, 51 und 65 mit der Basis eines Transistors 52 verbunden, welcher eine liegatorfunktion hat. V/enn eine der Adern b, d, g, h, i, k, 1 signalführend ist, v/ird durch den Kollektor des Transistors 52 der Ausgang 46 de?. Und-Gliedes 6? kurzgeschlossen. Dies entspricht einer weiteren Und-Verknüpfung» Der Ausgang v/ird nur dann signalführend, v/enn am Eingang 24 der Digitalv/ert „532" ankommt. Durch eine Diode 48, welche mit einem Widerstand 47 eine Anpassungsfunktion hat, ist der Ausgang 46 mit einem Eingang eines Oder-Gliedes, welches im übrigen noch aus den Dioden 54 und 64 besteht, verbunden» Der andere Eingang des Oder-Gliedes ist durch ein vorgeschaltetes Und-Glied, bestehend aus dem V/iderstand 53 und der Diode 62, mit den Eingängen 21 und 31, an die der besondere und der zusätzliche Abtaster angeschlossen sind, verbunden. Der Ausgang 55 des Oder-Gliedes 47_S 48, 54» 64 führt durch eine Diode 61, welche Rückwirkungen verhindert, zum gemeinsamen Ausgang 42 der Vergleichseinheiten. Der bisher beschriebene Schaltungsteil bewirkt, daß ein Ausgangssignal entsteht, wenn der Digitalwert „532" ankommt oder wenn vom besonderen Abtaster und vom zusätzlichen Abtaster Signale eintreffen. V/enn alle drei Bedingungen zutreffen, darf kein Fehler gemeldet v/erden. Hierzu sind die Eingänge eines weiteren, aus dem Widerstand 56 und den Dioden 60 und 63 bestehenden Und-Gliedes' mit. dem einen Eingangdes Oder-Gliedes 4-7? 48, 54, 64, sowie mit den beiden Eingängen des diesem vorgeschalteten Und-Gliedes 53, 62 verbunden. Der Ausgang 57 des Und-As soon as the encrypted number "532" appears at the input 24, the wires a, c, e, f, j are signal-carrying, while the wires b, d, g, h, i, k, 1 are signal-free. c, e, f, j are connected to the inputs of an AND element 67 consisting of diodes, the signal-free wires b, d, g, h, i, k, 1 are connected to the inputs of an OR element 68 likewise composed of diodes. The output 49 of the OR gate 68 is connected by matching components 5.0, 51 and 65 to the base of a transistor 52 which has a function of a radiator V / hen one of the wires b, d, g, h, i, k 1, the transistor 46 short-circuits the output 46 of the "AND gate 6" through the collector of the transistor 52. This corresponds to a further AND connection »The output v / is only signal-carrying at the input 24 the Digitalvert "532" arrives. By a diode 48 which has a matching function with a resistor 47, the output 46 is connected to an input of an OR gate, which otherwise consists of the diodes 54 and 64, connected. The other input of the OR gate is a upstream AND gate, consisting of the V / iderstand 53 and the diode 62, connected to the inputs 21 and 31, to which the special and the additional sampler are connected. The output 55 of the OR gate 47 _S 48, 54 »64 leads through a diode 61, which prevents repercussions, to the common output 42 of the comparison units. The circuit described so far causes an output signal to be generated when the digital value "532" arrives, or when signals from the particular sampler and additional sampler arrive.If all three conditions are met then no error may be reported another, consisting of the resistor 56 and the diodes 60 and 63 And-member 'with the one input of the OR gate 4-7? 48, 54, 64, as well as with the two inputs of this upstream And-member 53, 62nd The output 57 of the unde-

- 9 - 12 6 0 9 3- 9 - 12 6 0 9 3

Gliedes 56, 60, 6 3 ist durch Bauelemente 58 und 66, die der Anpassung dienen, mit der Basis eines Transistors 59., der eine I¹Te gatorf unkt ion hat, verbunden. Durch den Kollektor des Transistors 59 ^wi-^r'^{d асг} Ausgang 55 des Oder-Gliedes 47, 48, 54, 64 kurzgeschlossen, wenn am Ausgang des Und-Gliedes 56, 60, 63 °in Signal ankommt.Link 56, 60, 6 3 is connected by components 58 and 66, which serve to match, to the base of a transistor 59, which has an I ¹ Te gatorf Unkt ion connected. Short-circuited by the collector of transistor 59 ^w i ^r ^{'d асг} output 55 of the OR gate 47, 48, 54, 64, when at the output of the AND gate 56, 60 arrives in 63 ° signal.

Claims

claims:

1. Circuit arrangement: for automatic signal testing for incrementeile analog-to-digital converter, consisting of the actual analog-to-digital converter in a known arrangement, where a mi't basterteil provided member along an analog "Verstellweges moves in front of two stationary samplers over a direction discriminator connected to an electronic up / down counter, and further comprising parts of the circuit arrangement connected to the analog-to-digital converter for error detection, characterized in that a stationary additional sampler (26) for additional markings (27; 29 »

30) on the Raöterteilung bearing member (1) and / or additional stationary, special sampler (15; 16; 17; 18) for a further simple marking on the movable further member (3) and the digital output of the digital-to-analog converter via the direction discriminator (9) and the forward-backward counter (12) each having inputs (19; 20; 21; 22; 24;

31) are connected to a test circuit (23).

2. A circuit arrangement according to claim 1, characterized in that the test circuit (23) consists of an arrangement of comparison units (38; 39; 40; 41), a delay element (43) and a flip-flop memory (44), wherein the Inputs (19; 20; 21; 22) of the test circuit (23) are passed to the individual comparison units (38; 39; 40; 41), while the remaining inputs (24; 31) are sent to all comparison circuits (38; 39; 40; 41) and the outputs (42) of all the comparison circuits OQ; ЗЭ; ДО; Vi) together ѴіЪет. a delay element (43) are connected to the input of the flip-flop memory (44).

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Circuit arrangement according to Claim 2, characterized in that each of the comparison units (38; 39; 40; 41) of the test circuit (23) has, in a first functional group, an AND gate (67) whose inputs (a, c, e, f, j) are placed on the digital input (24), and an OR gate (68) whose inputs (t>, d, g, h, i, k, 1) are also connected to the digital input (24), and whose output (49) is in turn connected to the output (46) of the AND gate (6) by a gate circuit (50; 51; 52; 65) so that a second puncture group has a second AND gate (56; 63) whose first input is connected to the output (46) of the first functional group and whose second and third inputs are respectively connected to one of the inputs (19; 20; 21 or 22) and the input (31) of the comparison unit (40), and a second OR gate (47; 48; 54; 64), the first input to the first input and the second input via an upstream third AND gate (53; 62) is connected to the second and third inputs of the second AND gate (56; 60; 63), the output (57) of the second AND element (56; 60;

63) is connected to the output (55) of the second OR gate (47; 48; 54; 63) by a second gate circuit (58; 59; 66).

64) is again And-linked and non-reactive, e.g. is placed on the common output of the comparison units via a diode (61).

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