DD293237A5

DD293237A5 - CIRCUIT ARRANGEMENT FOR A BICMOS DRIVER AND LOGIC CIRCUIT

Info

Publication number: DD293237A5
Application number: DD33905790A
Authority: DD
Inventors: Frank Zabel
Original assignee: Entwicklungsgesellschaft Fuer Nachrichtentechnik Mbh,De
Priority date: 1990-03-26
Filing date: 1990-03-26
Publication date: 1991-08-22

Abstract

Die Erfindung betrifft eine Schaltungsanordnung fuer eine BICMOS-Treiber- und -Logikschaltung. Es wird eine Schaltungsanordnung fuer eine Treiber- und Logikschaltung vorgeschlagen, fuer die Strukturen der komplementaeren MOS-Technologie mit Strukturen komplementaerer Bipolar-Technologie auf einem monolithischen Substrat verknuepft sind. Dazu ist eine Stromverstaerkerstufe (30) aus zwei Bipolartransistoren (31 und 32) mit zueinander komplementaeren Zonenfolgen vorgesehen, die mit mindestens einem CMOS-Element (10) angesteuert wird. In besonders einfacher Weise sind die CMOS-Elemente (10 und 20) Inverter. Mit der erfindungsgemaeszen Schaltungsanordnung werden durch sowohl schnelle Lade- als auch schnelle Entladevorgaenge nachgeschalteter Lastkapazitaeten (70) und variantenabhaengig durch Abschaltung der Bipolartransistoren im statischen Zustand ein geringes Power-Delay-Product erzielt. Fig. 2{BICMOS; Treiber; Logikschaltung; Inverter; MOS-Technologie; Bipolar-Technologie, komplementaer; CMOS-Pegel; Verlustleistung, statisch; Verlustleistung, dynamisch; Verzoegerungszeit}The invention relates to a circuit arrangement for a BICMOS driver and logic circuit. A circuit arrangement for a driver and logic circuit is proposed, for which structures of complementary MOS technology are linked with structures of complementary bipolar technology on a monolithic substrate. For this purpose, a Stromverstaerkerstufe (30) of two bipolar transistors (31 and 32) is provided with mutually complementary zone sequences, which is controlled by at least one CMOS element (10). In a particularly simple manner, the CMOS elements (10 and 20) are inverters. By means of the circuit arrangement according to the invention, a low power delay product is achieved by both fast charging and fast discharging of downstream load capacitors (70) and variant-dependent switching off of the bipolar transistors in the static state. Fig. 2 {BICMOS; Driver; Logic circuit; inverter; MOS technology; Bipolar technology, complementary; CMOS level; Power loss, static; Power loss, dynamic; Delay Time}

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung für eine Treiber- und Logikschaltung in einer Technologie, in der sowohl bipolare als auch komplementäre MOS-Strukturen auf einem monolithischen Substrat gemeinsam angeordnet sind, kurz BICMOS-Technologie genannt. Derartige Treiber- und Logikschaltungen werden vorzugsweise als Ausgangsstufen und innere Verteilerstufen in integrierten Schaltkreisen, sowie als Interfacebausteine verwendet. Insbesondere für eine Mehrzahl nachgeschalteter CMOS-Stufen ist es erforderlich, daß die durch diese hervorgerufene Lastkapazität schnell und verlustarm umgeladen wird.The invention relates to a circuit arrangement for a driver and logic circuit in a technology in which both bipolar and complementary MOS structures are arranged in common on a monolithic substrate, called BICMOS technology for short. Such driver and logic circuits are preferably used as output stages and internal distribution stages in integrated circuits, as well as interface modules. In particular, for a plurality of downstream CMOS stages, it is necessary that the load capacitance caused by these is transferred quickly and with little loss.

Characteristic of bekannton state of the art

In der BICMOS-Technologie, die die Vorzüge der CMOS-Technologie wie hohe Integrationsdichte, geringer Leistungsverbrauch und leichter Entwurf und die der Bipolar-Technologie wie gute Treiberfähigkeit, hohe Geschwindigkeit und große Steilheit in sich vereint, werden von der Bipolar-Technik in diesem Zusammenhang bisher nur Transistoren der Zonenfolge NPN genutzt, da ein lateraler PNP-Transistor zwar möglich ist, aber eine geringere Stromverstärkung und eine geringere Grenzfrequenz als der NPN-Transistor gleicher Technologie aufweist.In BICMOS technology, which combines the advantages of CMOS technology such as high integration density, low power consumption and lightweight design and bipolar technology such as good driving ability, high speed and high transconductance, are the bipolar technology in this context So far, only transistors of the zone sequence NPN used because a lateral PNP transistor is indeed possible, but has a lower current gain and a lower cutoff frequency than the NPN transistor of the same technology.

Für digitale Schaltfunktionen wird meist der bekannte BICMOS-Totem-Poole-Puffer (vgl. US-PS 4.616.146; H03K 19/01), der aus zwei NPN-Bipolar-Transistoren besteht, verwendet. Ein wesentlichei Nachteil bei der Verwendung von zwei NPN-Transistoren, von denen der Pull-Down-Transistor durch einen N-Kanal-Transistor, der zwischen dessen Basis und dessen Kollektor geschaltet ist, angesteuert wird, besteht darin, daß bei einem Wechsel des Eingangspegels von LOW nach HIGH zunächst dieser N-Kanal-Transistor und damit auch der Pull-Down-Transistor leitend werden, jedoch mit abnehmender Ausgangsspannung wieder gesperrt werden, bevor die Lastkapazität hinreichend entladen ist. Damit wird die Umschaltzei .rhöht und die Geschwindigkeit reduziert. Darüber hinaus tritt beim Umschalten dieser Endstufe ein unnötiger Querstrom von der Betriebsspannung nach Masse auf, da kurzzeitig beide Bipolar-Transistoren leitend sind. Eine erhöhte Verlustleistung ist die Folge. Es ist weiterhin bekannt, den N-Kanal-Transistor zwischen die Basis des Pull-Down-Transistors und die positive Betriebsspannung zu schalten (US-PS 4.678.943; H03K 17/04). Es fließt jedoch ständig ein Basisstrom des Pull-Down-Transistors über den N-Kanal-Transistor, der die statische Verlustleistung erhöht.For digital switching functions, the known BICMOS totem poole buffer (see US Pat. No. 4,616,146, H03K 19/01), which consists of two NPN bipolar transistors, is usually used. A major drawback with the use of two NPN transistors, of which the pull-down transistor is driven by an N-channel transistor connected between its base and its collector, is that when the input level changes From LOW to HIGH initially this N-channel transistor and thus also the pull-down transistor are conductive, but are locked again with decreasing output voltage before the load capacity is sufficiently discharged. This increases the switching time and reduces the speed. In addition, occurs when switching this output stage, an unnecessary cross-flow from the operating voltage to ground, since briefly both bipolar transistors are conductive. An increased power loss is the result. It is also known to switch the N-channel transistor between the base of the pull-down transistor and the positive operating voltage (US-PS 4,678,943; H03K 17/04). However, a base current of the pull-down transistor constantly flows through the N-channel transistor, which increases the static power dissipation.

Darüber hinaus ist eine Endstufe (EP-PS 0.058.958; H03K19/094) bekannt, deren Pull-Up-Transistor bipolar ist und deren Pull-Down-Transistor ein MOS-Typ ist. Hier ist die Gesamtverzögerungszeit, hervorgerufen durch den vergleichsweise langsameren MOS-Pull-Down-Transistor, unnötig groß.In addition, an output stage (EP-PS 0.058.958, H03K19 / 094) is known whose pull-up transistor is bipolar and whose pull-down transistor is a MOS type. Here, the total delay time caused by the comparatively slower MOS pull-down transistor is unnecessarily large.

Ziel der ErfindungObject of the invention

Es wird angestrebt, die Leistungsfähigkeit von BICMOS-Treiber- und -Logikschaltungen bei gleichen Strukturgrößen zu erhöhen.The aim is to increase the performance of BICMOS driver and logic circuits with the same feature sizes.

-2- 293 237 Darlegung des Wesens der Erfindung-2- 293 237 Explanation of the nature of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine BICMOS-Treiber- und -Logikschaltung, die eine schnelle Umladung der zu treibenden Lastkapazitäten ermöglicht, einen geringen dynamischen Leistungsverbrauch und möglichst keine statische Verlustleistung aufweist, anzugeben, ohne den Flächenbedarf bei der Integration zu steigern.The invention has for its object to provide a BICMOS driver and logic circuit, which allows a rapid transhipment of the load capacitors to be driven, a low dynamic power consumption and preferably no static power dissipation specify, without increasing the space requirement in the integration.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß eine Stromverstärkerstufe bestehend aus zwei Bipolartransistoren mit zueinander komplementären Zonenfolgen vorgesehen sind, deren Basisanschlüsse an den Ausgang mindestens eines CMOS-Elementes angeschlossen sind. Ein gleichnamiges Anschlußpaar der Bipolartransistoren ist mit einer Ausgangsklemme verbunden. Einer der restlichen Anschlüsse der Bipolartransistoren ist mit einem Anschluß einer positiven Betriebsspannungsquelle und der andere mit einem Masseanschluß verbunden. Der Eingang des CMOS-Elementes ist mit einer Eingangsklemme verbunden.According to the invention this object is achieved in that a current amplifier stage are provided consisting of two bipolar transistors with mutually complementary zone sequences whose base terminals are connected to the output of at least one CMOS element. An eponymous terminal pair of bipolar transistors is connected to an output terminal. One of the remaining terminals of the bipolar transistors is connected to one terminal of a positive operating voltage source and the other to a ground terminal. The input of the CMOS element is connected to an input terminal.

In einer ersten Variante sind die Kollektoranschlüsce der Bipolartransistoren mit der Ausgangsklemme verbunden, Der Emitter des PNP-Transistors ist mit dem Anschluß der positiven Betriebsspannungsquelle verbunden und der Emitter des NPN-Transistors ist an den Masseanschluß geschaltet. Die Basisanschlüsse sind einzeln mit jeweils einem Ausgang zweier CMOS-Elemente, deren Eingänge parallelgeschaltet sind, verbunden.In a first variant, the collector terminals of the bipolar transistors are connected to the output terminal. The emitter of the PNP transistor is connected to the terminal of the positive operating voltage source and the emitter of the NPN transistor is connected to the ground terminal. The base terminals are individually connected to one output of two CMOS elements whose inputs are connected in parallel.

In einerzweiten Variante sind die Emitteranschlüsse der Bipolartransistoren mit der Ausgangsklemme verbunden. Der Kollektor des NPN-Transistors ist mit dem Anschluß der positiven Betriebsspannung verbunden und der Kollektor des PNP-Transistors ist an den Masseanschluß geschaltet. Die Basisanschlüsse der Bipolartransistoren sind in einer Ausgestaltung der Erfindung gemeinsam mit einem Ausgang eines CMOS-Elementes verbunden. In einer weiteren Ausgestaltung der Erfindung sind die Basisanschlüsse der Bipolartransistoren jeweils einzeln an jeweils einen Ausgang zweier CMOS-Elemente angeschlossen. Das Verhalten der erfindungsgomäßen Lösung ist besonders vorteilhaft bei gemeinsam mit einem CMOS-Element verbundenen Basisanschlüssen und Verbindung der Emitteranschlüsse mit der Ausgangsklemme. Im weiteren seien die CMOS-Elemente Inverter, die aus einem P-Kanal-Transistor und einem N-Kanal-Transistor bestehen.In a second variant, the emitter terminals of the bipolar transistors are connected to the output terminal. The collector of the NPN transistor is connected to the terminal of the positive operating voltage and the collector of the PNP transistor is connected to the ground terminal. The base terminals of the bipolar transistors are connected in one embodiment of the invention together with an output of a CMOS element. In a further embodiment of the invention, the base terminals of the bipolar transistors are each connected individually to a respective output of two CMOS elements. The behavior of the solution according to the invention is particularly advantageous in common with a CMOS element connected base terminals and connection of the emitter terminals to the output terminal. In addition, the CMOS elements are inverters which consist of a P-channel transistor and an N-channel transistor.

Ausgangszustand für das dynamische Verhalten sei ein statischer LOW-Zustand an der Eingangsklemme. Der P-Kanal-Transistor des Inverters ist leitend und alle anderen Transistoren sind gesperrt. Beim LOW/HIGH-Übergang an der Eingangsklemme wird der P-Kanal-Transistor gesperrt und der N-Kanal-Transistor leitend. Infolgedessen wird dor PNP-Transistor zunächst leitend und vom Entladestrom der ausgangsseitigen Lastkapazität, die nachgestaltete MOS-Schaltelemente ersatzweise repräsentiert, durchflossen. Mit abnehmendem Ausgangspegel wird die Basis-Emitter-Flußspannung des PNP-Transistors unterschritten und dieser sperrt. Somit ist während des stationären HIGH-Zustandes an der Eingangsklemme nur der N-Kanal-Transistor der CMOS-Inverter leitend und alle anderen Transistoren gesperrt.Initial state for the dynamic behavior is a static LOW state at the input terminal. The P-channel transistor of the inverter is conductive and all other transistors are blocked. At the LOW / HIGH transition at the input terminal, the P-channel transistor is turned off and the N-channel transistor is turned on. As a result, the PNP transistor first flows through and discharges from the discharge current of the output side load capacitance, which replaces the replica MOS switching elements. With decreasing output level, the base-emitter-forward voltage of the PNP transistor is exceeded and this blocks. Thus, during the steady HIGH state at the input terminal, only the N-channel transistor of the CMOS inverter is conductive and all other transistors are off.

Beim HIGH/LOW-Übergang an der Eingangsklemme verläuft ein analoger Vorgang unter zeitweiser Öffnung des NPN-Transistors. Während der stationären Zustände werden relevante Querströme vermieden.In the HIGH / LOW transition at the input terminal, an analogous process occurs with temporary opening of the NPN transistor. During stationary conditions, relevant cross currents are avoided.

Das Wesen der Erfindung besteht zusammengefaßt darin, daß Strukturen der komplementären MOS-Technologie mit Strukturen der komplementären Bipolar-Technologie auf einem monolithischen Substrat verknüpft sind. Durch damit einhergehender Verkürzung der Entladezeit der angeschlossenen Lastkapazität wird eine Angleichung der Lade- und Entladezeiten und damit eine Erhöhung der maximalen Taktgeschwindigkeit erzielt. Darüber hinaus tritt durch die Abschaltung der Bipolartransistoren nach dem Lade- bzw. Entladevorgang eine Reduktion der statischen Verlustleistung ein.The essence of the invention is summarized in that structures of complementary MOS technology are associated with structures of complementary bipolar technology on a monolithic substrate. By concomitantly shortening the discharge time of the connected load capacity, an equalization of the charging and discharging times and thus an increase of the maximum clock speed is achieved. In addition, occurs by the shutdown of the bipolar transistors after the charging or discharging a reduction of the static power loss.

embodiment

Die Erfindung wird nachstehend anhand mehrerer Ausführungsbeispiele näher erläutert. Die dazu erforderlichen Zeichnungen zeigenThe invention will be explained in more detail below with reference to several embodiments. The necessary drawings show

Fig. 1' eine Prinzipdarstellung der erfindungsgemäßen LösungFig. 1 'is a schematic diagram of the solution according to the invention

Fig. 2: eine Darstellung der erfindungsgemäßen Lösung mit verbundenen Kollektoren und separater Basissansteuerung Fig.3: eine Darstellung der erfindungsgemäßen Lösung mit verbundenen Emittern und gemeinsamer Basisansteucrung Fig.4: eine Darstellung der erfindungsgemäßen Lösung mit verbundenen Emittern und separater Basisansteuerung Fig. 5: eine Darstellung der erfindungsgemäßen Lösung mit verbundenen Emittern und separater Basisansteuerung mit unterschiedlicher logischer ^cunktion.FIG. 2: an illustration of the solution according to the invention with connected collectors and separate base drive FIG. 3: an illustration of the solution according to the invention with connected emitters and common base drive FIG. 4: an illustration of the inventive solution with connected emitters and separate base drive FIG Representation of the inventive solution with connected emitters and separate base control with different logical ^c unction.

Die erfindungsgemäße BICMOS-Treiber· und -Logiksc'naltung besteht im wesentlichen aus zwei Bipolartransistoren 31 und 32 mit zueinander komplementären Zonenfolgen, deren 3asisanschlüsse an den Ausgang mindestens eines CMOS-Elementes 10 angeschlossen sind. Ein gleichnamiges Anschlußpaar der Bipolartransistoren 31 und 32 ist mit einer Ausgangsklemme 50 verbunden. Einer der restlichen Anschlüsse der Bipolartransitoren 31 und 32 ist mit einem Anschluß der positiven Betriebsspannung 60 verbunden und der andere an einen Masseanschluß 80 angeschlossen. Der Eingang des CMOS-Elementes 10 ist mit einer Eingangsklemme 40 verbunden (vgl.Fig. 1).The BICMOS driver and logic circuit according to the invention essentially consists of two bipolar transistors 31 and 32 with mutually complementary zone sequences, whose 3ase connections are connected to the output of at least one CMOS element 10. An eponymous terminal pair of the bipolar transistors 31 and 32 is connected to an output terminal 50. One of the remaining terminals of the bipolar transistors 31 and 32 is connected to one terminal of the positive operating voltage 60 and the other connected to a ground terminal 80. The input of the CMOS element 10 is connected to an input terminal 40 (see Fig. 1).

In einar ersten Variante ist gemäß Fig. 2 ein PNP-Transistor 32 mit seinem Emitter an den Anschluß der positiven Betriebsspannung 60 und mit seinem Kollektor an die Ausgangsklemme 50 geschaltet uns ein NPN-Transistor 31 mit seinem Kollektor an die Ausgangsklemme 50 und mit seinem Emitter an einen Masseai.Schluß 80 geschaltet. Die Basis des PNP-Transistors 32 ist mit dem Ausgang eines ersten CMOS-Elementes 10 verbunden. Die Basis des NPN-Transistors 32 ist an den Ausgang eines zweiten CMOS-Elementes 20 angeschlossen. In einfachster Ausführung sind beide CMOS-Elemente 10 und 20 für sich bekannte Inverter, die aus jeweils einem P-Kanal-Transistor 11 und 21 sowie einem N-Kanal-Transistor 12 und 22 bestehen. Die Eingänge beider CMOS-Elemente sind mit einer Eingangsklemme 40 verbunden. Statt der Inventar ist es auch möglich für die CMOS-Elemente 10 und 20 beliebige, logisch identische Verknüpfungsglieder vorzusehen. Darüber hinaus sind auch logisch unterschiedliche Verknüpfungsg'iieder unter der Bedingung, daß keinesfalls gleichzeitig an der Basis des PNP-Transistors 32 LOW-Pegel und an der Basis des NPN-Transistors HIGH-Pegel auftreten, möglich. Beispielsweise liegt bei Verwendung eines NAND-Gliedes für das erste CMOS-Element 10 und eines NOR-Gliedes für das zweite CMOS-Element 20 eine nichtnegierende Tristateschaltung mit Freigabeeingang vor.In a first variant is shown in FIG. 2, a PNP transistor 32 with its emitter connected to the terminal of the positive operating voltage 60 and with its collector to the output terminal 50 us an NPN transistor 31 with its collector to the output terminal 50 and its emitter switched to a Massaii.Schluß 80. The base of the PNP transistor 32 is connected to the output of a first CMOS element 10. The base of the NPN transistor 32 is connected to the output of a second CMOS element 20. In the simplest embodiment, both CMOS elements 10 and 20 known per se inverters, each consisting of a P-channel transistor 11 and 21 and an N-channel transistor 12 and 22 consist. The inputs of both CMOS elements are connected to an input terminal 40. Instead of the inventory, it is also possible for the CMOS elements 10 and 20 to provide any, logically identical logic elements. In addition, logically different gating devices are also possible under the condition that no LOW level at the base of the PNP transistor 32 and HIGH level at the base of the NPN transistor occur at the same time. For example, using a NAND gate for the first CMOS element 10 and a NOR gate for the second CMOS element 20, there is a non-nosing tristat circuit with enable input.

In einer zweiten Variante ist gemäß Fig. 3 der NPN-Transistor 31 zwischen die Ausgangsklemme 50 und einem Anschluß der positiven Betriebsspannung 60 geschaltet und der PNP-Transistor 32 zwischen die Ausgangsklemme 50 und den Masseanschluß. Die Emitteranschlüsse der Bipolartransistoren 31,32 sind mit der Ausgangsklemme 50 verbunden. In einer Ausführung sind die Basisanschlüsse der Bipolartransistoren an den Ausgang des CMOS-Elementes 10 angeschlossen. Die logische Funktion des CMOS-Elementes 10 ist beliebigIn a second variant of FIG. 3, the NPN transistor 31 is connected between the output terminal 50 and a terminal of the positive operating voltage 60 and the PNP transistor 32 between the output terminal 50 and the ground terminal. The emitter terminals of the bipolar transistors 31, 32 are connected to the output terminal 50. In one embodiment, the base terminals of the bipolar transistors are connected to the output of the CMOS element 10. The logical function of the CMOS element 10 is arbitrary

In einer weiteren Ausführungsform sind die Basisanschlüsse der Bipolartransistoren 31,32 gemäß Fig.4 jeweils an einenAusgang zweier CMOS-Elemente 10 und 20 angeschlossen. Unter der Bedingung, daß zu keinem Zeitpunkt an der Basis des NPN-Transistors 31 HIGH-Pegei und an der Basis des PNP-Transistors 32 LOVV-Pegel anliegen, sind die logischen Funktionen der CMOS-Elemente 10 und 20 beliebig. Beispielsweise liegt bei Verwendung eines NOR-Gliedes für das erste CMOS-Element 10 und eines NAND-Gliedes für das zweite CMOS-Element 20 eine negierende Tristateschaltung mit Freigabeeingang vor, wie sie für Glieder mit jeweils zwei Eingängen in Fig.5 dargestellt ist. In a further embodiment, the base terminals of the bipolar transistors 31, 32 according to FIG. 4 are each connected to an output of two CMOS elements 10 and 20. Under the condition that at any time at the base of the NPN transistor 31 HIGH-Pegei and at the base of the PNP transistor 32 LOVV level applied, the logical functions of the CMOS elements 10 and 20 are arbitrary. For example, when using a NOR gate for the first CMOS element 10 and a NAND gate for the second CMOS element 20, there is a negating tristate circuit with enable input, as shown for elements with two inputs in each of FIG.

Besonders vorteilhaft ist die Ausführungsform mit verbundenen Basisanschlüssen der Bipolartransistoren 31 und 32, wie sie in Fig. 3 dargestellt ist und anhand der die Funktion des Schalvjngsprinzips erläutert wird. Zur Veranschaulichung des dynamischen Verhaltens ist in Fig.3 eine Lastkapazität 70 an die Ausgan^sklemme 50 geschaltet dargestellt, die als Ersatz für die Eingangskapazitäten nachgeschalteter MOS-Elemente oder anderer kapazitiver Belastungen anzusehen ist. Ist an die Eingangsklemme 40 LOW-Pegel angelegt, ist der P-Kanal-Transistor 11 leitend und der N-Kanal-Transistor 12 gesperrt. Der NPN-Transistor 31 ist leitend und über seine Kollektor-Emitter-Strecke wird die Lastkapazität 70 auf ein Potential geladen, dasgleich der Differenz zwischen der positiven Betriebsspannung an der Klemme 60 und der Flußspannung der Basis-Emitter-Diode des NPN-Transistors 31 ist. Im weiteren Verlauf wird die Lastkapazität mit sich ständig verringerndem Strom weiter geladen bis zur Sperrung des NPN Transistors mangels genügenden Basisstromes. Im stationären Zustand ist nur noch der P-Kanal-Transistor 11 leitend. Alle anderen Transistoren 12,31 und 32 sind gesperrt. Die Lastkapazität 70 ist auf ein Potential nahe der positiven Betriebsspannung am Anschluß 60 aufgeladen.Particularly advantageous is the embodiment with connected base terminals of the bipolar transistors 31 and 32, as shown in Fig. 3 and on the basis of the function of Schalvjngsprinzips is explained. To illustrate the dynamic behavior, FIG. 3 shows a load capacitance 70 connected to the output terminal 50, which is to be regarded as a replacement for the input capacitances of downstream MOS elements or other capacitive loads. When the LOW level is applied to the input terminal 40, the P-channel transistor 11 is turned on and the N-channel transistor 12 is turned off. The NPN transistor 31 is conductive and via its collector-emitter path, the load capacitance 70 is charged to a potential equal to the difference between the positive operating voltage at the terminal 60 and the forward voltage of the base-emitter diode of the NPN transistor 31 , In the further course, the load capacity with constantly decreasing current is further charged until the blocking of the NPN transistor for lack of sufficient base current. In the steady state, only the P-channel transistor 11 is conductive. All other transistors 12, 31 and 32 are disabled. The load capacitance 70 is charged to a potential near the positive operating voltage at terminal 60.

Wird nun an die Eingangsklemme 40 HIGH-Potential angelegt, wird der P-Kanal-Transistor gesperrt und der N-Kanal-Transistor 12 leitend. Der PNP-Transistor 32 wird leitend und über seine Kollektor-Emitter-Strecke wird die Lastkapazität 70 auf ein Potential entladen, das gleich der Flußspannung seiner Basis-Emitter-Diode ist. Anschließend fließt ein sich ständig vermindernder Entladestrom durch den PNP-Transistor 32. Durch Unterschreitung der Flußspannung seiner Basis-Emitter-Diode wird dieser kontinuierlich gesperrt. Im stationären Zustano ist nur noch der N-Kanal-Transistor 12 leitend. Alle anderen Transistoren 11,31 und 32 sind gesperrt. Die Lastkapazität 70 ist auf ein Potential nahe dem am Masseanschluß 80 entladen. Die Bipolar-Transistoren 31 und 32 sind stets nur einzeln in den leitenden Zustand versetzbar, da über einen Pegelhub von zwei Diodenflußspannungen beide Transistoren 31 und 32 gesperrt sind. Damit werden Querströme über die Stromverstärkerstufe 30 vermieden.Now, when applied to the input terminal 40 HIGH potential, the P-channel transistor is turned off and the N-channel transistor 12 is turned on. The PNP transistor 32 becomes conductive and, via its collector-emitter path, the load capacitance 70 is discharged to a potential which is equal to the forward voltage of its base-emitter diode. Subsequently, a constantly decreasing discharge current flows through the PNP transistor 32. By falling below the forward voltage of its base-emitter diode, this is continuously blocked. In stationary Zustano only the N-channel transistor 12 is conductive. All other transistors 11, 31 and 32 are disabled. The load capacitance 70 is discharged to a potential near the ground terminal 80. The bipolar transistors 31 and 32 are always only individually in the conductive state displaceable, since over a level deviation of two diode voltage, both transistors 31 and 32 are blocked. This cross currents are avoided via the current amplifier stage 30.

Bei aufeinanderfolgenden Zustandswechseln an der Eingangsklemme 40 wird mit dem Inventer 10 neben der Ansteuerung des nachfolgend leitend zu schaltenden Bipolar-Transistors 31 oder 32 darüber hinaus auch eine aktive Basisentladung des zu sperrenden Bipolar-Transistors 32 oder 31 vorgenommen.In successive changes of state at the input terminal 40 is in addition to the control of the subsequently to be turned on bipolar transistor 31 or 32 also performs an active base discharge of the bipolar transistor to be blocked 32 or 31 with the Inventor 10.

Unterschiedliche Stromverstärkungsfaktoren der Bipolar-Transistoren 31,32 werden zweckmäßigerweise durch ein entsprechendes Verhältnis der Breite des P-Kanal-Transistors 11 zur Breite des N-Kanal-Transistors 12 ausgeglichen.Different current amplification factors of the bipolar transistors 31, 32 are expediently compensated for by a corresponding ratio of the width of the P-channel transistor 11 to the width of the N-channel transistor 12.

Claims

1. Circuit arrangement for a BICMOS driver and logic circuit, characterized

- A current amplifier stage (30) consisting of two bipolar transistors (31,32) with each other

complementary zone sequences is provided,

the base terminals of which are connected to the output of at least one CMOS element (10),

- A like pair of these bipolar transistors (31,32) is connected to an output terminal (50) and

- One of the remaining terminals of the bipolar transistors (31,32) is connected to a positive operating voltage source (60) and the other is connected to a ground terminal (80).

2. A circuit arrangement according to claim 1, characterized in that the collector terminals of the bipolar transistors (31,32) are connected together with the output terminal (50).

3. A circuit arrangement according to claim 1, characterized in that the emitter terminals of the bipolar transistors (31,32) are connected together with the output terminal (50).

4. A circuit arrangement according to claims 1 and 3, characterized in that the base terminals of the bipolar transistors (31,32) are connected in common to an output of the same CMOS element 10.

5. Circuit arrangement according to claims 1 and 3, characterized in that the base terminals of the bipolar transistors (31,32) are each connected to an output of two CMOS elements (10,20).