Halbleitermaterialscheibe bei einer Temperatur von 1000°C-11000C einem Oxidatinnsprozeß in trockenem Oj-Gas mit einem HCI-Anteil um 3 Vol.-%, bis zur Ausbildung einer HCL Schutzoxiddicke von 30-100mm, ausgesetzt wird und diese nachfolgend einer Temperung im Temperaturbereich 1100°C-12000C für die Zeitdauer von 5-15 h unterzogen wird und daß nach der Strukturierung Der Si-Substratscheibe, jedoch vor der Ausbildung des Isolationsoxids, ein thermisches Feuchtoxid bei einer Temperatur im Bereich von 1110°C-1200°C ausgebildet wird, dessen Ausbildung eine Temperung der einkristallinen Halbleiterscheibe für ca. 30min bei gleicher Temperatur in trockener N2-Atmosphäre nachfolgt und dieses Feuchtoxid in einem anschließenden Ätzprozeß entfernt wird.Semiconductor material disc at a temperature of 1000 ° C-1100 0 C a Oxidatinnsprozeß in dry Oj gas with an HCl content by 3 vol .-%, to form a HCL protective oxide thickness of 30-100mm exposed, and this subsequent tempering in Temperature range 1100 ° C-1200 0 C for the period of 5-15 h is subjected and that after the patterning of the Si substrate wafer, but before the formation of the insulating oxide, a thermal wet oxide at a temperature in the range of 1110 ° C-1200 ° C is formed, the formation of which follows a tempering of the monocrystalline semiconductor wafer for about 30 min at the same temperature in a dry N 2 atmosphere and this wet oxide is removed in a subsequent etching process.
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Die Erfindung soll anhand von Ausführungsbeispielen näher erläutert werden.The invention will be explained in more detail with reference to embodiments.
1. Siliciumscheiben mit einem Gehalt an interstitiellem Sauerstoff von weniger als 8 10!7cm~3 werden bei einer Temperatur von ca. 1100 0C in trockenem Sauerstoff mit einem HCI-Gas-Anteil von 3 Vol.-% mit einem ca. 50 bis 10Onm dicken Schutzoxid versehen und einersich unmittelbar anschließenden Temperaturbehar Dung bei ca. 1250°C für ca. 7 h, jedoch nicht über 15h, in Stickstoffatmosphäre unterzogen. Nach dem Entfernen des Schutzoxides auf üblichem naßchemischen Wege werden die Scheiben fotolithografisch strukturiert. Die für die Realisierung von dielektrisch isolierten Substraten übliche V-Grabenätzung erfolgt in bekannter Weise mit einer 23· bis 24,5%igen wäßrigen KOH-Lösung mit 16% Isopropanolanteii bei einer Temperatur von ca. 75°C. Nach dem Entfernen der Maskierungsschicht erfolgt die Einbringung eines später vergrabenen n+-Gebietes durch As-Diffusion entsprechend der üblichen Verfahrensweise. Vor der Herstellung des Isolationsoxides wird bei einer Temperatur von ca. 1150°C durch thermische Feuchtoxidation und Temperung unter Stickstoffatmosphäre ein etwa 400nm dickes Opferoxid hergestellt. Mit seiner anschließenden vollständigen Entfernung werden die vom Opferoxid gegetterten Verunreinigungen an Schwermetallen und anderen ionisch aktiven Komponenten entfernt, wobei vor allem die sehr kritische Eisenkontamination auf Werte unterhalb 10ucm~3 abgesenkt wird. Gleichzeitig werden Staubpartikel, vor allem in den Gräben, im Verlaufe der Oxidation gebunden und mit der Entfernung des Opferoxids von der HL-Oberfläche beseitigt. Die Herstellung eines ca. 2 Mm dicken Isolationsoxides durch thermische Feuchtoxidation bei ca. 1100°C und die Abscheidung eines in den Durchbiegungswerten stabilisierten Hilfsträger über die Pyrolyse von geeigneten Silanen erfolgen nach den ebenfalls bekannten Lösungsvarianten. Nach dem Abtragen des Grundmaterials der Startscheibe durch Schleifen und Durchführung eines kurzzeitigen Überätzens des Substrates bei ca. 6O0C in einer 40%igen KOH-Lösung und anschließender chemisch-mechanischer Politur ist das dielektrisch isolierte Hochvoltsubstrat mit seinen angepaßten Kenndaten verfügbar. Durch Jib eingeführten Maßnahmen der Substratvorbehandlung und die zweckmäßig eingebauten Reinigungsschritte werden für Substrate mit ca. 40Mm tiefen dielektrisch isolierten Bauelementeaufbaugebieten Verbesserungen in der Isolationsausbeute an verwertbaren Chips von ursprünglich ca. 30% aufwerte größer 75%, bezogen auf die pro Substratscheibe überhaupt realisierbaren Chips, erhalten.1. silicon wafers with an interstitial oxygen content of less than 8 10 ! 7 cm ~ 3 at a temperature of about 1100 0 C in dry oxygen with an HCl gas content of 3 vol .-% with an approximately 50 to 10Onm thick protective oxide provided and a immediately following Temperaturbehar dung at about 1250 ° C for about 7 h, but not for 15h, subjected to nitrogen atmosphere. After removal of the protective oxide in the usual wet-chemical way, the slices are patterned photolithographically. The usual for the realization of dielectrically isolated substrates V-trench etching is carried out in a known manner with a 23 · to 24.5% aqueous KOH solution with 16% Isopropanolanteii at a temperature of about 75 ° C. After removal of the masking layer, the introduction of a later buried n + region is carried out by As diffusion according to the usual procedure. Before the production of the insulating oxide, a sacrificial oxide about 400 nm thick is produced by thermal wet oxidation and heat treatment under a nitrogen atmosphere at a temperature of about 1150 ° C. With its subsequent complete removal of the sacrificial oxide from the gettered impurities of heavy metals and other ionically active components are removed, wherein especially the very critical iron contamination to levels below 10 cm u ~ is lowered. 3 At the same time, dust particles, especially in the trenches, are bound in the course of the oxidation and removed with the removal of the sacrificial oxide from the HL surface. The production of an approximately 2 mm thick insulation oxide by thermal wet oxidation at about 1100 ° C and the deposition of a stabilized in the deflection values subcarrier on the pyrolysis of suitable silanes carried out according to the likewise known solution variants. After the removal of the base material of the starting wafer by grinding and carrying out a short-term over-etching of the substrate at about 6O 0 C in a 40% KOH solution and subsequent chemical-mechanical polishing the dielectrically insulated high voltage substrate is available with its matched characteristics. Improvements in the insulation yield of usable chips of originally approx. 30% values greater than 75%, based on the chips that can actually be realized per substrate wafer, are obtained for substrates with approximately 40 μm deep dielectrically insulated component mounting regions by means of jib-introduced measures of substrate pretreatment and the suitably incorporated cleaning steps ,
2. Siliciumscheiuen mit einem interstitiellen Sauerstoffgehalt von weniger als 8 · 10"cm~3 werden bei einer Temperatur von ca. 11000C in trockenem Sauerstoff mit einem HCI-Gas-Anteil von 3Vol.-%mit einem ca. 100nm dicken Schutzoxid versehen und einer sich unmittelbar anschließenden Temperbehandlung bei ca. 125O0C bis ca. 15h in Stickstoffatmosphäre unterzogen. Nach dem Entfernen des Schutzoxids auf üblichem naßchemischen Wege erfolgt die Einbringung eines später vergrabenen n+-Gebietes durch P-Diffusion entsprechend der üblichen Verfahrensweise. Im Anschluß an die fotolithografische Strukturierung werden die für die Realisierung dielektrisch isolierten Substrate üblichen tiefen V-Gräben in bekannter Weise durch chemisches Ätzen mit einer 23- bis 24,5%igen wäßrigen KOH-Lösung mit 16% Isopropanolanteii und bei Bedarf geringem H2O2-Anteil bei einer Temperatur von ca. 750C in die Substrate eingebracht. Dem Entfernen der Maskierungsschicht schließt sich bei einer Temperatur von ca. 115O0C die Herstellung eines etwa 400nm dicken Opferoxids durch thermische Feuchtoxidation und Temperung unter Stickstoffatmosphäre an. Nach dessen anschließender vollständiger Entfernung wird durch Hochdruckoxidation bei 10000C ein ca. 2Mm dickes thermisches Feuchtoxid hergestellt. Die vorhandenen Grabenstrukturen werden mit polykristallinem Silicium verfüllt. Die mit polykristallinem Silicium belegte Oberfläche wird danach eingeebnet und poliert. Gegen die erhaltene polierte ebene Fläche wird eine beliebige, einkristalline Siiiciumscheibe mit entsprechender Ebenheit unter Anwendung der Technik des flächenhaften Direktbondens von Siliciumscheiben angebracht, welche die Aufgabe des Hilfsträger;, übernimmt. Alle weiteren Verfahrensschritte zur Realisierung der Funktionsseite des Substrates durch Schleifen, Überätzen und Polieren entsprechen der üblichen Verfahrensweise. Durch diese Lösungsvariante werden Substrate realisiert, die nur geringe Verbiegungen aufweisen und deren einkristalline Bauelementeaufbauseite in der Defektdichte dem as-grown-Material sehr nahe kommt, was seinen Niederschlag in einer besseren Eignung für die Prozesse der Bauelementerealisierung Chip-Ausbeuten von 75% und mehr findet.2. Siliciumscheiuen having an interstitial oxygen content of less than 8 · 10 "cm ~ 3 are provided at a temperature of about 1100 0 C in dry oxygen with an HCl gas content of 3Vol .-% with an approximately 100nm thick protective oxide and an immediately subsequent annealing treatment at about 125O 0 C to about 15h subjected in a nitrogen atmosphere. After removing the protective oxide in the usual wet-chemical way the introduction is carried out of a later-n + buried -area by P-type diffusion in accordance with the usual procedure. Following to the photolithographic structuring, the deep V-trenches customary for the realization of dielectrically isolated substrates are prepared in a known manner by chemical etching with a 23 to 24.5% strength aqueous KOH solution with 16% isopropanol and, if required, low H 2 O 2 . Part introduced into the substrates at a temperature of about 75 0 C. The removal of the masking layer closes at a r temperature of about 115O 0 C, the production of a about 400 nm thick sacrificial oxide by thermal oxidation and heat treatment under nitrogen atmosphere. After its subsequent complete removal by high-pressure oxidation at 1000 0 C, an approximately 2Mm thick thermal wet oxide is produced. The existing trench structures are filled with polycrystalline silicon. The surface coated with polycrystalline silicon is then leveled and polished. Against the obtained polished flat surface, any monocrystalline Siiiciumscheibe with appropriate flatness is applied using the technique of planar direct bonding of silicon wafers, which takes over the task of subcarrier; All further process steps for the realization of the functional side of the substrate by grinding, overetching and polishing correspond to the usual procedure. This variant of the solution realizes substrates which have little bowing and whose single crystal device construction side in the defect density is very close to the as-grown material, which is reflected in better suitability for device realization chip yields of 75% and more ,