DD288712A5

DD288712A5 - CIRCUIT ARRANGEMENT FOR DETERMINING THE DYNAMIC ACCURACY OF ANALOG / DIGITAL TRANSDUCERS (I)

Info

Publication number: DD288712A5
Application number: DD33386189A
Authority: DD
Inventors: Lothar Schauer
Original assignee: Akademie Der Wissenschaften Institut Fuer Automatisierung,De
Priority date: 1989-10-24
Filing date: 1989-10-24
Publication date: 1991-04-04

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Bestimmung der dynamischen Genauigkeit von Analog/Digital-Umsetzern und findet Anwendung bei der Parameterspezifikation von Umsetzerbauelementen. Ziel der Erfindung ist die Schaffung einer Schaltungsanordnung zur unmittelbaren Bestimmung der dynamischen Genauigkeit von Analog/Digital-Umsetzern, wobei auf aufwendige Hardware, wie z. B. triggerbare Sinusgeneratoren verzichtet werden soll. Erfindungsgemaesz wird die Aufgabe durch eine Schaltungsanordnung geloest, welche ein dynamisches periodisches Testsignal aus einem Funktionsgenerator zugleich dem Analogeingang des zu testenden Analog/Digital-Umsetzers und dem dritten Eingang eines Komparators zufuehrt. Hierbei erhaelt der Funktionsgenerator einen Grundtakt aus dem Taktgenerator und ist mit diesem synchronisiert. Weiterhin besteht eine Verbindung zwischen dem Grundtaktgenerator und dem ersten Eingang eines Monoflops, wobei der zweite Eingang des Monoflops der digitalen Einstellung der Zeitverzoegerung des Monoflops dient. Der Ausgang des Monoflops fuehrt ein Strobe-Signal und ist am ersten Eingang bzw. dem Strobe-Eingang des Komparators und am Start-Eingang des zu testenden Analog/Digital-Umsetzers angeschlossen. Der Ausgang des Komparators ist am Eingang zur Umschaltung der Zaehlrichtung eines Vorwaerts-Rueckwaerts-Zaehlers angeschlossen, wobei der Zaehler weiterhin mit einem Zaehlertaktgenerator in Verbindung steht. Der Ausgang des Zaehlers fuehrt auf den Eingang eines Referenz-Digital/Analog-Umsetzers und auf den ersten Eingang eines Subtrahierers. Der Ausgang des Referenz-DAU ist mit dem zweiten Eingang des Komparators im Sinne einer Gegenkopplung verbunden. Der digitale Ausgang des zu testenden Analog/Digital-Umsetzers fuehrt auf den zweiten Eingang des Subtrahierers, wobei am Ausgang E des Subtrahierers die differentielle Nichtlinearitaet im Abtastpunkt abgreifbar ist.{Schaltungsanordnung; Analog-Digital-Umsetzer; ADU; Parameter; Genauigkeit; Umsetzungsergebnis, dynamisch; Funktionsgenerator; Referenz-DAU}The invention relates to a circuit arrangement for determining the dynamic accuracy of analog / digital converters and has application in the parameter specification of converter components. The aim of the invention is to provide a circuit arrangement for the immediate determination of the dynamic accuracy of analog / digital converters, with complex hardware such. B. triggerable sine generators should be waived. According to the invention, the object is achieved by a circuit arrangement which simultaneously supplies a dynamic periodic test signal from a function generator to the analog input of the analog-to-digital converter to be tested and to the third input of a comparator. Here, the function generator receives a basic clock from the clock generator and is synchronized with this. Furthermore, there is a connection between the basic clock generator and the first input of a monoflop, wherein the second input of the monoflop of the digital setting is the time delay of the monoflop. The output of the monoflop carries a strobe signal and is connected to the comparator's first input or strobe input and to the start input of the analog-to-digital converter to be tested. The output of the comparator is connected to the input for switching the count direction of a forward-backward counter, the counter being further associated with a count-clock generator. The output of the counter leads to the input of a reference digital / analog converter and to the first input of a subtractor. The output of the reference DAU is connected to the second input of the comparator in the sense of a negative feedback. The digital output of the analog-to-digital converter to be tested leads to the second input of the subtractor, wherein the differential non-linearity in the sampling point can be tapped off at the output E of the subtractor. Analog-to-digital converter; ADU; Parameter; Accuracy; Implementation result, dynamic; Function generator; Reference DAC}

Description

Explanation of the essence of the invention

Aufgabe dor Erfindung Ist die Angabo einer Schaltungsanordnung zur unmittelbaren Bestimmung der dynamischen Genauigkeit von Analog/Digital-Umsetzern, wobei die Wichtungsfehler einzelner, anwählbarer Bitstellen am A/D-Umwandler unter dynamischen Bedingungen ermittelbar sein sollen.The object of the invention is the indication of a circuit arrangement for the immediate determination of the dynamic accuracy of analog-to-digital converters, whereby the weighting errors of individual, selectable bit positions on the A / D converter should be determinable under dynamic conditions.

Erfindungsgemäß wird die Aufgabo durch eine Schaltungsanordnung gelöst, welche ein dynamisches periodisches Testsignal aus einem Funktionsgenerator zugleich dem Analogeingang des zu testenden Analog/Dlgltal-Umsetzers und dom dritten Eingang eines Komparators zuführt. Hierbei erhält der Funktionsgenerator einen Grundtakt aus dem Taktgenerator und ist mit diesem synchronisiert. Weiterhin besteht eine Verbindung zwischen dem Grundtaktgenorator und dem ersten Eingang eines Monoflops, wobei der zweite Eingang des Monoflops der digitalen Einstellung der Zeitverzögerung des Monoflops dient. Der Ausgang des Monoflops führt ein Strobe-Signal und ist am ersten Eingang bzw. dem Strobe-Eingang des Komparators und am Start-Eingang des zu testenden Analog/Oigital-Umsetzers angeschlossen. Der Ausgang des Komparators ist am Eingang zur Umschaltung der Zählrichtung eines Vorwärts-Rückwärts-Zählers angeschlossen, wobei der Zähler weiterhin mit einem Zählertaktgenerator in Verbindung steht. Der Ausgang des Zählers führt auf den Eingang eines Referenz-Digital/Analog· Umsetzers und auf den ersten Eingang eines Subtrahierers. Dor Ausgang des Roferenz-DAU Ist mit dem zweiten Eingang des Kompnrators im Sinne einer Gegenkopplung verbunden. Der digitale Ausgang des zu testenden Analog/Digital-Umsetzers führt auf den zweiten Eingang dos Subtrahierers, wobei am Ausgang E des Subtrahierers die differentielle Nichtlinearität im Abtastpunkt abgreifbar ist.According to the invention, the object is achieved by a circuit arrangement which simultaneously supplies a dynamic periodic test signal from a function generator to the analog input of the analog / digital converter to be tested and to the third input of a comparator. Here, the function generator receives a basic clock from the clock generator and is synchronized with this. Furthermore, there is a connection between the basic clock generator and the first input of a monoflop, wherein the second input of the monoflop of the digital setting is used for the time delay of the monoflop. The output of the monoflop carries a strobe signal and is connected to the first input or the strobe input of the comparator and to the start input of the analog-to-digital converter to be tested. The output of the comparator is connected to the input for switching the counting direction of a forward-backward counter, the counter still being in communication with a counter clock generator. The output of the counter leads to the input of a reference digital / analog converter and to the first input of a subtractor. Dor Output of the Roferenz-DAU Is connected to the second input of the comparator in the sense of a negative feedback. The digital output of the analog-to-digital converter to be tested leads to the second input of the subtractor, wherein the differential nonlinearity in the sampling point can be tapped off at the output E of the subtractor.

Der Strobe-Eingang des Komparators und der Eingang zur Initiierung einer A/D-Umsetzung (Starteingang) dos zu testenden A/D-Umsetzors werden von einem mit dem Grundtakt dor Anordnung synchronisierten Meßimpuls gesteuert. Zur Verzögerung des Meßimpulses gegenüber der Phase des Grundtaktes wird der Monoflop vom Grundtakt gesteuert; die Verzögerungszeit des Monoflops ist digital steuerbar, wodurch der Abtastzeitpunkt des A/D-Umsetzors zur Phase des periodischen Testsignals einstellbar ist. Durch die Verbindung von Komparatorausgang und Richtungsstoueroingang des Zählers, dem Anschluß des Zählerausganges am Eingang dos Referonz-DAU und dor Rückführung des Ausganges dos Referenz-DAU auf den zweiton Eingang des Komparators entsteht und eine Schielfenanordnung rnlt gegenkoppelnder Wirkung. Der digitale Ausgang des zu testenden ADU und der Zählorausgang stehen mit je einem Eingang des Subtrahierers in Verbindung, wobei die am Ausgang des Subtrahierers abnehmbare Differenz die differontielle Nichtlinearität im Abtastzeitpunkt darstellt. Der Zähler wird von dem genannton Zählertaktgenerator gespeist. Sind die Taktperioden von Grundtaktgenerator und Zählertaktgenerator gleich, kann sich der Zählerstand aufeinanderfolgender Abtastpunkte maximal um einen Schritt ändern. Voraussetzung dabei ist, daß die Einschwingzeit dos Referenz-DAU bei Änderung seines Einganges um ein LSB, klein gegenüber der zeitlichen Änderung dU/dT des Testsignals ist. Bei gleichen Auflösungen η des zu testenden ADU und des Referenz-DAU beträgt die Meßunsicherheit ± 1 LSB. Für höhere Meßgenauigkeit muß ein Referenz-DAU mit höherer Auflösung als η eingesetzt werden. Die Umschaltung dos Abtastzeitpunktes von Null auf den vollen Wert des Testsignals und damit des ADU beträgt 2" - 1 Taktperioden, unter der Bedingung, daß die Taktperioden von Grundtaktgenerator und Zählertaktgenerator gleich sind. Um ein Umschalten der Abtastzeitpunkte für Spannungsdifferenzen größer als 1 LSB zu erreichen, muß die Taktperiode des Zählertaktgenerators kurzer als die dos Grundtaktgenerators sein. Dadurch entsteht jedoch zwischen aufeinanderfolgenden Abtastpunkten ein Überschwingen der Ausgangsgröße des Zählers. Gemäß Ausführungsform der Erfindung wird dieser Nachteil dadurch beseitigt, indem zwischen dem Ausgang des Zählers und dem ersten Eingang des Subtrahierers ein digitaler Mittelwertbildner angeordnet ist.The strobe input of the comparator and the input for initiating an A / D conversion (start input) of the A / D converter to be tested are controlled by a measurement pulse synchronized with the basic clock of the arrangement. To delay the measuring pulse with respect to the phase of the basic clock, the monoflop is controlled by the basic clock; the delay time of the monoflop is digitally controllable, whereby the sampling time of the A / D converter is adjustable to the phase of the periodic test signal. The connection of the comparator output and the direction control input of the counter, the connection of the counter output at the input dos Referonz-DAU and the return of the output of the reference DAU to the second input of the comparator results in a squint arrangement of opposing effect. The digital output of the ADC to be tested and the counter output are each connected to one input of the subtracter, the difference which can be removed at the output of the subtractor representing the differential nonlinearity at the sampling instant. The counter is powered by the genannton counter clock generator. If the clock periods of the basic clock generator and the counter clock generator are the same, the count of successive sampling points can change by a maximum of one step. The prerequisite is that the settling time of the reference DAU when changing its input by one LSB is small compared to the time change dU / dT of the test signal. With the same resolutions η of the ADU under test and the reference DAU, the measurement uncertainty is ± 1 LSB. For higher measuring accuracy, a reference DAU with a higher resolution than η must be used. Switching the sampling time from zero to the full value of the test signal, and thus of the ADC, is 2 "- 1 clock periods, provided that the clock periods of the basic clock generator and counter clock generator are the same., To switch sampling points for voltage differences greater than 1 LSB However, this causes an overshoot in the output of the counter between successive sampling points According to an embodiment of the invention, this disadvantage is eliminated by providing a digital output between the output of the counter and the first input of the subtractor Averaging is arranged.

embodiment The invention will be explained in more detail by means of examples and several figures. Fig. 1: shows the basic circuit arrangement according dor invention. Fig. 2: illustrates essential signal waveforms for interpreting the operation of the invention. Fig. 3: shows a specific embodiment of the invention.

Gemäß Figur 1 erzeugt der Grundtaktgenerator 1 einen Grundtakt phi, der auf die Eingänge dos Funktionsgenerators 2 und des Monoflops 3 gelangt. Der Funktionsgenerator 2 kann dabei eine Nichtlinearität aufweisen, welche größer als die sein kann, welche zur Erzeugung des Fourierspektrums mittels z.B. eines Sinusgenerators erforderlich ist. Über den zweiten Eingang delta (Steuereingang) des Monoflops 3 ist die Verzögerungszeit deltaj desselben und damit das Auftreten eines Strobe-Signals am Ausgang einstellbar. Das Strobe-Signal S gelangt an den Strobe-Eingang des Komparators 5 und als Initiierungssignal zur A/D-Umsetzung an den Starteingang des zu testenden ADU 4. Das Testsignal T führt auf den dritten Eingang des Komparators 5 und auCden Analogeingang des zu testenden ADU 4. Der abgetastete Punkt Ui des Testsignals T korrespondiert mit der Auslösung des Strobe-Signals S nach der Zeitdauer delta). Der Ausgang K des Komparators 5 ist mit dem Eingang zur Richtungsumschaltung des Zählers 6 verbunden, welcher vom Zählertaktgenerator 9 getaktet wird. Der Ausgang des Zählers 6 führt auf den Eingang dos Referenz-DAU 7 und auf den ersten Eingang des Subtrahierers 8. Der Ausgang des Referenz-DAU 7 ist auf den zweiten Eingang des Kompai ators 5 zurückgeführt. Das Zählerergebnis am Ausgang des Zählers 6 und das Umsetzungsergebnis des Test-ADU 4 werden im Subtrahierer 8 einer Subtraktion unterworfen, wobei als Differenz der Linearitätsfehler E am Ausgang des Subtrahieren 8 abgreifbar istAccording to FIG. 1, the basic clock generator 1 generates a basic clock phi, which arrives at the inputs of the function generator 2 and the monoflop 3. The function generator 2 may have a nonlinearity which may be greater than that used to generate the Fourier spectrum by means of e.g. a sine wave generator is required. Via the second input delta (control input) of the monoflop 3, the delay time deltaj thereof and thus the occurrence of a strobe signal at the output adjustable. The strobe signal S arrives at the strobe input of the comparator 5 and as an initiation signal for A / D conversion to the start input of the ADU 4 to be tested. The test signal T leads to the third input of the comparator 5 and to the analog input of the ADU to be tested 4. The sampled point Ui of the test signal T corresponds to the triggering of the strobe signal S after the time period delta). The output K of the comparator 5 is connected to the input for direction switching of the counter 6, which is clocked by the counter clock generator 9. The output of the counter 6 leads to the input dos reference DAU 7 and to the first input of the subtractor 8. The output of the reference DAU 7 is fed back to the second input of Kompai ators 5. The counter result at the output of the counter 6 and the conversion result of the test ADU 4 are subjected to a subtraction in the subtractor 8, wherein the difference of the linearity error E at the output of the subtracting 8 can be tapped

Die Figur 2 zeigt die Bestimmung des Linearltätsfehlers FIG. 2 shows the determination of the linearity error

E = U'i - Ui mit E analog für zwei Abtastpunkte Ui und U₂.E = U'i - Ui with E analog for two sampling points Ui and U ₂ .

Die digitale ideale Stufenzahl Z|, umgesetzt aus dor Spannung U| im Referenz-DAU 7, liefert der Ausgang des Zählers 6. Das Umsetzungsergebnis des zu testenden ADU 4 geht als digitale reale Stufenzahl ΖΊ bei der Berechnung im Subtrahierer 0 ein:The digital ideal number of stages Z |, converted from the voltage U | in the reference DAU 7, provides the output of the counter 6. The conversion result of the ADU to be tested 4 is a digital real number of stages ΖΊ in the calculation in the subtractor 0:

E = Z',-Z₁ mit E digital.E = Z ', - Z ₁ with E digital.

Nach Vorgabe des Abtastpunktes durch die Einstellung am Steuereingang delta des Monof lops 3, wird die Stufenzahl am Referenz-DAU 7 durch den Zähler 6 verändert, bis nach mehreren Perioden des Grundtaktes phi die Analoggröße am Referenz-DAU 7 um die abgetastete Spannung Ui pendelt. Diesen Zustand zeigt In Figur 2 das nach jeder Abtastung S auftretende Kippen des Komparatorausgangsslgnals K in die entgegengesetzte Richtung. Damit schaltet der Zähler 6 alternierend einen Zählerschritt vorwärts bzw. rückwärts. Die abgetastete Spannung Ui wird also mit einer Genauigkeit von ± 1 LSB am Referenz-DAU 7 reproduziert. Das Testsignal T wird in Figur 2 mit den Zeltverzögerungen delta, und delta₂ bezüglich des Grundtaktes phi abgetastet. Die im ADU 4 nach Umsetzung erhaltenen Stufenzahlen Z'\ und Z't entsprechen den eingetragenen beispielhaften Analoggrößen U', bzw. U'].After specification of the sampling point by the setting on the control input delta of Monof lops 3, the number of stages on the reference DAU 7 is changed by the counter 6 until after several periods of the basic clock phi the analog magnitude at the reference DAU 7 commutes to the sampled voltage Ui. In FIG. 2, this state is shown by the tilting of the comparator output signal K occurring after each sampling S in the opposite direction. Thus, the counter 6 alternately switches a counter step forward or backward. The sampled voltage Ui is thus reproduced with an accuracy of ± 1 LSB at the reference DAU 7. The test signal T is sampled in Figure 2 with the tent delays delta, and delta ₂ with respect to the basic clock phi. The number of stages Z ' and Z't obtained in the ADU 4 after conversion correspond to the entered exemplary analog variables U' and U '].

Um Abtastpunkte Ui, deren Differenz größer als 1 LSB ist, mit Schrittweiten größer als 1 LSB je Grundtakt zu erreichen, ist die Taktperiode des Zählertaktgenerators 9 kürzer als die des Grundtaktes. Die Figur 3 zeigt dazu den gegenüber der Figur 1 ergänzten Mittelwertbildner 10, dessen Eingang mit dem Ausgang des Zählers 6 verbunden ict und dessen Ausgang am ersten Eingang des Subtrahierers 8 anliegt. Für eine ganzzaniig* Anzahl von Abtastungen eines Abtastpunktes Ui entsteht am Ausgang des Subtrahierers 8 die entsprechende Fehlergröße wie zu Figur 1 beschrieben.In order to achieve sampling points Ui whose difference is greater than 1 LSB, with step sizes greater than 1 LSB per basic clock, the clock period of the counter clock generator 9 is shorter than that of the basic clock. FIG. 3 shows the averaging device 10 supplemented with respect to FIG. 1, whose input is connected to the output of the counter 6 and whose output is applied to the first input of the subtracter 8. For an integer * number of samples of a sampling point Ui, the corresponding error variable is produced at the output of the subtracter 8 as described for FIG.

Claims

1. Circuit arrangement for determining the dynamic accuracy of analog / digital converters, characterized in that a dynamic periodic test signal from a function generator (2) at the same time the analog input of the Anaiog / Digital converter to be tested (4) and the third input of a Konnparators ( 5), the function generator (2) receives a basic clock from a clock generator (1) and is synchronized with it, further a connection between the basic clock generator (1) and the first input of a monoflop (3), wherein the second input of Monoflops (3) the digital setting of the time delay is used, the output of the monoflop (3) leads a strobe signal and at the first input or the strobe input of the comparator (5) and at the start input of the tested analog / digital Converter (4) is connected, the output of the comparator (5) is connected to the input for switching the counting direction of a forward-backward counter (6) t, wherein the counter (6) is further connected to a counter clock generator (9), the output of the counter (6) to the input of a reference digital / analog converter (7) and the first input of a subtractor (8) leads, the output of the reference DAU (7) is connected to the second input of the comparator (5) in the sense of a negative feedback and the digital output of the analog / digital converter to be tested (4) to the second input of the subtractor (8) leads, wherein at the output E of the subtractor (8) the differential non-linearity in the sampling point can be tapped.

2. A circuit arrangement for determining the dynamic accuracy of analog-to-digital converters according to claim 1, characterized in that between the output of the counter (6) and the first input of the subtractor (8), a digital mean value picture NOR (10) is arranged.

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Field of application of the invention

The invention relates to a circuit arrangement for determining the dynamic accuracy of analog / digital converters and has application in the parameter specification of converter components.

Characteristic of the known state of the art

Circuit arrangements are known for determining the dynamic properties of analog / digital converters based on the sampling of a known signal, preferably a sine test signal, the storage of the conversion results and the subsequent mathematical evaluation. From / 1 / test methods were known based on the measurement of the code frequency distribution (histogram test) and the spectral analysis by a fast Fourier transform. For the histogram test, a statistically significant number of samples are taken and the frequency of their occurrence is represented as a function of the digital number of stages. In the spectral analytical test method, the amplitudes of the harmonics of a sine frequency are calculated and compared with the theoretically achievable signal-to-noise ratio (quantization noise).

The disadvantage is that in both decay ro η an immediate quantitative size statement on the weighting error of the individual bit level of the A / D converter to be tested is not possible. The immediate, but previously used only for detecting the static error measurement method for determining the weighting errors and thus the linearity of the conversion function is to supply the A / D converter (ADU) the output of an analog integrator, the output of the ADU to a digital Control is connected, which acts on the integrator input. By the circuit design as negative feedback, the analog magnitude at the integrator output represents the digital number of stages of a preset code of the digital controller, around whose neighboring codes the associated integrator voltage varies. This size can be detected with a digital voltmeter. In this case, a static measured value is read for each code after the transient has been completed. Due to the cut-off frequency of the negative feedback and the reading of discrete values on the digital multimeter, dynamic measurements are only possible to a limited extent.

/ 1 / Doernberg, J .; Full-speed testing of A / D converters; IEEE Journal of Solid State Circuits, vol. SC-19, No. 6,1984, pages 820-827

Object of the invention

The object of the invention is to provide a circuit arrangement for the immediate determination of the dynamic accuracy of analog-to-digital converters, which is to dispense with expensive hardware, such as triggerable sine-wave generators.