DD279320A1 - CIRCUIT ARRANGEMENT FOR CONTROLLING AND OBSERVING BUS CIRCUITS FOR STRUCTURE TEST - Google Patents
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Abstract
Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung und Beobachtung von Busschaltungen fuer den Strukturtest in ASICs. Der Strukturtest erfolgt dabei mit Scan-Path-faehigen Schaltungen. Erfindungsgemaess enthaelt die Schaltungsanordnung neben den kundenspezifischen Quellen, Senken, RAMs und ROMs eine zusaetzliche Bussteuer- und Beobachtungsschaltung sowie Gatter zum Verriegeln der Quellen bzw. der RAMs und ROMs. Die Bussteuer- und Beobachtungsschaltung enthaelt dabei Scan-Path-faehige Flipflops zum Lesen und Schreiben von Informationen der Busleitungen. Dadurch koennen die Latchregister der Quellen die kundenspezifische Minimalkonfiguration erhalten, was bei umfangreichen Kundenschaltungen insgesamt zu Einsparungen fuehrt. Fig. 1The invention relates to a circuit arrangement for controlling and monitoring bus circuits for the structure test in ASICs. The structure test is carried out with scan-path-capable circuits. In accordance with the present invention, in addition to the custom sources, sinks, RAMs and ROMs, the circuitry includes an additional bus control and monitoring circuit and gates for locking the sources or RAMs and ROMs. The bus control and monitoring circuit contains scan-path-capable flip-flops for reading and writing information of the bus lines. This allows the latches' registers to receive the customer-specific minimum configuration, resulting in overall savings for large customer circuits. Fig. 1
Description
Hierzu 4 Seiten ZeichnungenFor this 4 pages drawings
Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung und Beobachtung von Busschaltungen in anwenderspezifischen Schaltkreisen (ASIC) beim Strukturtest. Der Strukturtest mit Scan-Path-Schaltungen erfolgt dabei für alle an den Bus angeschlossenen Schaltungsstrukturen, wobei das implementierte Systom ein synchrones System darstellt.The invention relates to a circuit arrangement for controlling and monitoring bus circuits in user-specific circuits (ASIC) in the structural test. The structure test with scan path circuits is performed for all circuit structures connected to the bus, whereby the implemented Systom represents a synchronous system.
Es ist bekannt, daß bei steigendem Integrationsgrad die Testung der Schaltkreise immer schwieriger wird und immer höhere Kosten verursacht. Die Testkosten beginnen, die Entwicklungskosten zu bestimmen. Um diese nicht unermeßlich hoch wachsen zu lassen, werden die Schaltungen, beginnend mit der Erhöhung der Testbarkeit bis hin zum kompletten Selbsttest, durch Integration von Teilen bzw. der gesamten Prüfhardware auf dem Chip zunehmend prüffreundlicher gestaltet. Als herkömmliche Methoden dafür sind die Partitionierung der Gesamtschaltung in leichter testbare Teilschaltungen mit Hilfe zusätzlicher Steuersignale und der Einbau zusätzlicher Prüfpunkte bekannt.It is known that with increasing degree of integration, the testing of the circuits is becoming increasingly difficult and always causes higher costs. The cost of testing begins to determine the development costs. In order not to let them grow immeasurably high, the circuits, starting with the increase of the testability up to the complete self-test, by integration of parts and / or the entire test hardware on the chip become increasingly more provably designed. As conventional methods for this, the partitioning of the overall circuit into more easily testable subcircuits with the aid of additional control signals and the installation of additional test points are known.
Das ist jedoch nicht beliebig möglich, da die Anzahl der Pins eines integrierten Schaltkreises begrenzt ist. Beide Effekte können aber durch eine Busarchitektur des Schaltkreises, wie sie bei Prozessoren üblich ist, erreicht werden. Alle an einem Bus angeschlossenen Funktionsblöcke sind über diesen der Testung zugänglich. Es existieren schaltkreisindividuelle Lösungen, interne Busse in einem zusätzlichen Testmodus multiplex über Schaltkreispins Steuer- und beobachtbar zu mac hen, auch worden spezielle Testbusse eingeführt, wie im „Design for Testability IEEE/83" beschrieben ist. Nachteilig ist jedoch, daß dafür kein standardisiertes Verfahren bekannt ist.However, this is not possible arbitrarily, since the number of pins of an integrated circuit is limited. Both effects can be achieved by a bus architecture of the circuit, as is common in processors. All function blocks connected to a bus are accessible for testing. There are circuit-individual solutions, internal buses in an additional test mode multiplex via circuit pins controllable and observable, special test buses have also been introduced, as described in "Design for Testability IEEE / 83", but a disadvantage is that there is no standardized method is known.
Um ASICs prüffreundlich zu gestalten, sind Standardlösungen erforderlich. Es ist unmöglich, für jeden einzelnen Kunden eine individuelle Lösung zu entwickeln. Auf diesem Gebiet haben sich Verfahren des strukturierten Entwurfes wie z. B. das LSSD-Prinzip durchgesetzt. Alle Flipflops werden in einem zusätzlichen Testmodus zu Schieberegistern (Scan-Path) verbunden und können über wenige Zusatzpins gesteuert und beobachtet worden. Eine Einbeziehung von Busschaltungen mit Latch-Elementen in den Strukturtest für Scan-Path-Schaltungen ist jedoch nicht möglich.To make ASICs auditable, standard solutions are required. It is impossible to develop an individual solution for each individual customer. In this area, procedures of structured design such. B. enforced the LSSD principle. All flip-flops are connected in an additional test mode to shift registers (scan-path) and can be controlled and monitored via a few extra pins. However, inclusion of bus circuits with latch elements in the structure test for scan path circuits is not possible.
Nachteilig ist, daß ASIC-Kunden ihre mit Bussen unmittelbar verbundenen Quellen der Schaltung statt mit funktionell ausreichenden Latch-Elementen mit LSSC-fähigen Flipflops ausgestalten müssen.The disadvantage is that ASIC customers have to design their sources of the circuit directly connected to buses instead of functionally sufficient latch elements with LSSC-capable flip-flops.
Das Ziel der Erfindung besteht darin, in ASIC-Schaltkreisen enthaltene Busschaltungen in den Strukturtest für Scan-Path-fähige Schaltungen einzubeziehen, ohne daß die mit dem Bus unmittelbar verbundenen Quellen der Kundenschaltung der Prüfforderung unterliegen, diese mit Scan-Path-fähigen Flipflops ouszugestalten. Dabei enthält die kundenspezifische Busschaltung außer Quellen und Senken aus Logikschaltungen noch RAMs und ROMs.The object of the invention is to include bus circuits included in ASIC circuits in the structure test for scan-path capable circuits, without the customer circuit's directly connected sources being subject to the test requirement of making them susceptible to scan-path enabled flip-flops. In this case, the customer-specific bus circuit contains RAMs and ROMs in addition to sources and sinks of logic circuits.
Der Erfindung liegt zugrunde, eine kundenspezifische Busschaltung so mit prüfspezifischen Schaltungsteilen zu erweitern, daß die mit den Busleitungen verbundenen Quellen keine Scan-Path-fähigen Flipflops an den Stellen aufweisen müssen, wo eine kundenspezifische Minimalkonfiguration, z.B. in Form eines Latches, genügt.It is an object of the present invention to extend a custom bus circuit with test specific circuit parts such that the sources connected to the bus lines need not have scan path enabled flip flops at the locations where a customized minimum configuration, e.g. in the form of a latches, is enough.
Die Schaltungsanordnung zur Steuerung und Beobachtung von Busschaliungen für den Strukturtest von ASIC-Kundenschaltungen enthält einen Bus mit mehreren Busleitungen, an die kundenspezifische Senken und tristatesteuerbare Quellen sowie ROMs und RAMs angeschlossen sind, von denen nur eine Teilschaltung zum Schreiben einer Information auf die Busleitungen über oin zugehöriges Auswahlsignal aktiviert ist. Die Teilschaltungen der Quellen und Senken sind dabei Logikschaltungen zum Schreiben bzw. zum Lesen von Informationen. Die Quellen sind dabei ggf. über gesteuerte Treiber mit den Busleitungen verbunden.The circuitry for controlling and observing bus shimming for structural testing of ASIC customer circuits includes a bus having a plurality of bus lines to which customer-specific sinks and tri-controllable sources and ROMs and RAMs are connected, only a sub-circuit for writing information to the bus lines via oin associated selection signal is activated. The sub-circuits of the sources and sinks are logic circuits for writing or reading information. If necessary, the sources are connected to the bus lines via controlled drivers.
Erfindungsgemäß ist eine Bussteuer- und Beobachtungsschaltung über zugehörige Ein- und Ausgänge mit den Busleitungen des Busses verbunden. Die Bussteuer- und Beobachtungsschaltung enthält dabei einen Schiebeeingang sowie einen Schiebeausgang für die Scan-Path-fähige Ausführung. Außerdem liegt an der Bussieuer- und Beobachtungsschal'.ung noch ein Bussteuersignal an. Weiterhin liegt ein Speichersteuersignal über einen Negator an AND-Gattern an, die jeweils zwischen einem Chipselektausgang der entsprechenden Adressregister und einem Chipselekteingang des zugehörigen ^AM bzw. des zugehörigen ROM angeordnet sind.According to the invention, a bus control and monitoring circuit is connected via associated inputs and outputs to the bus lines of the bus. The bus control and monitoring circuit contains a sliding input and a sliding output for the scan-path-capable execution. In addition, there is still a bus control signal on the Bussieuer- and observation scarf'.ung. Furthermore, a memory control signal is applied via an inverter to AND gates, which are each arranged between a chip select output of the corresponding address register and a chip select input of the associated AM or the associated ROM.
Weiterhin liegt ein Logiksteuersignal an einem Negator an, dessen Ausgang mit den ersten Eingängen von AND-Gattern verbunden ist und an deren zweiten Eingängen jeweils das zugehörige Auswahlsignal der Quelle anliegt.Furthermore, a logic control signal is applied to an inverter whose output is connected to the first inputs of AND gates and to whose second inputs the associated selection signal of the source is applied.
Die Ausgänge der AND-Gatter sind mit den Steueraingängen der tristatesteuei baren Treiber verbunden.The outputs of the AND gates are connected to the control inputs of the tristatesteuei ble driver.
In Ausgestaltung der Erfindung enthält die Bussteuer- und Beobachtungsschaltung Scan-Path-fähige Flipflops. Die Datenausgänge der Flipflops sind über je einen Treiber mit den Busleitungen verbunden. Dabei liegt an den Steuereingängen das Bussteuersignal an.In an embodiment of the invention, the bus control and monitoring circuit includes scan-path enabled flip-flops. The data outputs of the flip-flops are connected to the bus lines via a respective driver. The bus control signal is present at the control inputs.
Weiterhin enthält die Bussteuer- und Beobachtungsschaltung Scan-Path-fähige Flipflops, deren Dateneingänge mit den Busleitungen verbunden sind.Furthermore, the bus control and monitoring circuit includes scan-path capable flip-flops whose data inputs are connected to the bus lines.
Die Schiebeeingänge und Schiebeausgänge der Flipflops in der Buspteuer- und Beobachtungsschaltung sind seriell zu einer Schiebekette mit dem Schiebeeingang und dem Schiebeausgang der Bussteuer- und Beobachtungsschaltung verbunden. In einer weiteren Ausführung der Erfindung enthält die Bussteuer· und Beobachtungsschaltung Scan-Path-fähige Flipflops, deren Dateneingänge mit den Busleitungen und deren Datenausgänge über gesteuerte Treiber mit den Busleitungen verbunden sind.The shift inputs and shift outputs of the flip-flops in the Buspteuer- and observation circuit are connected in series to a shift chain with the shift input and the shift output of the bus control and monitoring circuit. In a further embodiment of the invention, the bus control and monitoring circuit includes scan-path capable flip-flops whose data inputs are connected to the bus lines and their data outputs via controlled drivers to the bus lines.
Dabei liegt an den Steuereingängen der Treiber das Bussteuersignal an.In this case, the bus control signal is applied to the control inputs of the driver.
In dieser Ausführung wird pro Busleitung nur ein Flipflop benötigt, wodurch der Aufwand weiter sinkt.In this version, only one flip-flop per bus line is required, which further reduces the expense.
Auch hierbei sind die Schiebeeing?r>ge und die Schiebeausgänge der Flipflops seriell zu einer Schiebektte mit dem Schiebeeingang und dem Schiebeausgang der Bussteuer- und Beobachtungsschaltung verbunden.Again, the sliding doors are ? r> ge and the sliding outputs of the flip-flops connected in series to a Schiebektte with the shift input and the shift output of the bus control and monitoring circuit.
Die Erfindung ist in einem Ausführungsbeispiel mit zwei Varianten näher erläutert. Dabei zeigen:The invention is explained in more detail in an embodiment with two variants. Showing:
Fig. 1: die Schaltungsanordnung als BlockschaltungFig. 1: the circuit arrangement as a block circuit
Fig.2: die Ansteuerung der Busleitung mit dem höchsten Index2: the control of the bus line with the highest index
Fig.3a: die Bussteuer- und Beobachtungsschaltung in einer ersten Ausführung Fig.3b: die Bussteuer- und Beobachtungsschaltung in einer zweiten Ausführung.3 a: the bus control and monitoring circuit in a first embodiment FIG. 3 b: the bus control and monitoring circuit in a second embodiment.
Die in Fig. 1 dargestellte Schaltungsanordnung enthält einen Bus 1 aus mehreren Busleitungen 2.n. Dem Bus 1 sind mehrere kundenspezifische Logikschaltungen als Quellen 3.m und mehrere kundenspezifische Logikschaltungen als Senken 4.1 zugeordnet, die untereinander kundenspezifisch kommunizieren. .The circuit shown in Fig. 1 includes a bus 1 of a plurality of bus lines 2.n. The bus 1 is associated with a plurality of customer-specific logic circuits as sources 3.m and several customer-specific logic circuits as sinks 4.1, which communicate with each other on a customer-specific basis. ,
Unter Quelle versteht man dabei eine Schaltung, die eine Information auf den Bus schreiben kann, eine Senke kann analog eine Information von dem Bus lesen.By source is meant a circuit that can write information to the bus, a sink can analogously read information from the bus.
Weiterhin sind dem Bus 1 noch mehrere RAM-Speicher 5.k und ROM-Speicher 6.i zugeordnet.Furthermore, the bus 1 is still assigned a plurality of RAM memory 5.k and ROM 6.i.
Zum Zwecke der Testung ist jeder Quelle 3.m ein Schieberegister 7.m mit den Schiebeeingöngen Si 1 .m und den Schiebeausgängen SO I.m eingangsseitig zugeordnet. Ausgangsseitig ist jeder Quelle 3.m ein Latchregister 8.m in kundenspezifischer Minimalkonfiguration zugeordnet, dessen Ausgänge über ein Treiberregister 9.m mit den Busleitungen 2.η verbunden sind. Die Treiberregister 9.m werden dabei von Auswahlsignalen E.m gesteuert. Mit den Busleitungen 2.η des Busses 1 sind die Senken 4.1 über Latchregister 11.1 verbunden.For the purpose of testing, each source 3.m is assigned a shift register 7.m with the sliding inlays Si.sub.1m and the shift outputs SO.sub.i.sub.i on the input side. On the output side, each source 3.m is assigned a latch register 8.m in customer-specific minimum configuration whose outputs are connected to the bus lines 2.eta via a driver register 9.m. The driver registers 9.m are controlled by selection signals E.m. With the bus 2.η of the bus 1, the sinks 4.1 are connected via latch register 11.1.
Eingangsseitig ist jedem RAM 5.k je ein Adressregister 13.kmit den Schiebeeingängen SI 2.k und den Schiebeausgängen SO 2k sowie jedem ROM6.i je ein Adressregister 14.i mit den Schiebeeingängen SI3.i und den Schiebeausgängen SO3.i verbunden. Die Adressregister 13.k enthalten in dieser Reihenfolge die Signale Chipselekt /CS, Scheibauswahl /WE und die Adressen ADR, die Adressregister 14.i dagegen die Signale Chipselekt /CS und die Adressen ADR.On the input side, each RAM 5.k is each an address register 13.kmit the shift inputs SI 2.k and the shift outputs SO 2k and each ROM6.i each an address register 14.i connected to the shift inputs SI3.i and the shift outputs SO3.i. The address registers 13.k contain in this order the signals Chipselekt / CS, Scheibauswahl / WE and the addresses ADR, the address register 14.i, however, the signals Chipselekt / CS and the addresses ADR.
Ein high-aktives Speicherte lersignal MTS liegt über einen Negator 15 an den AND-Gattern 16.k an, an derem zweiten Eingang jeweils das Chipselekt /CS des zugahörigen Adressregisters 13.k anliegt und deren Ausgang mit dem Chipselekteingang des zugehörigen RAM 5.k verbunden ist.A high-active Speichererte lersignal MTS is applied via an inverter 15 to the AND gates 16.k, at the second input each chip select / CS of zughaörigen address register 13.k is applied and their output to the chip selector input of the associated RAM 5.k connected is.
Weiterhin liegt der Negator 15 noch an AND-üattern 17.i an, an derem zweiten Eingang jeweils das Chipselekt/CS des zugehörigen Adressregisters 14.i anliegt und deren Ausgang mit dem Chipselekteingang des zugehörigen ROM 6.i verbunden ist.Furthermore, the inverter 15 is still connected to AND gates 17.i, at whose second input the chip select / CS of the associated address register 14.i is applied and whose output is connected to the chip select input of the associated ROM 6.i.
Eine Bussteuer- und Beobachtungsschaltung 18, die einen Schiebeeingang S< 4 und einen Schiebeausgang SO4 enthält, ist über Eingänge IN.η und über Ausgänge OUT.n mit den Busleitungen 2.η verbunden. Weiterhin ist der Bussteuer- und Beobachtungsschaltung 18 ein Takt T und ein Schiebetakt ST zugeordnet.A bus control and monitoring circuit 18, which contains a shift input S <4 and a shift output SO4, is connected via inputs IN.η and via outputs OUT.n to the bus lines 2.η. Furthermore, the bus control and monitoring circuit 18 is assigned a clock T and a shift clock ST.
Ein Bussteuersignal BTS liegt an der Bussteuer- und Beobachtungsschaltung 18 und ein Logiksteuersignal LTS an einem Negator 19 an.A bus control signal BTS is applied to the bus control and monitoring circuit 18 and a logic control signal LTS to an inverter 19.
Der Ausgang des Negators 19 ist mit den Treiberregistern 9.m verbunden.The output of the inverter 19 is connected to the driver registers 9.m.
In Fig. 2 ist die Ansteuerung dar Busleitungen 2.η über die Latchregister B.m am Beispiel der 3uslcitung 2.N dargestellt. Die Busleitung 2.N ist über den Eingang IN.N und den Ausgang OUT.N mit der Bussteuer- und Beobachtungsschaltung 18 verbunden. Der Ausgang des Negators 19 ist in den Treiberregistern 9.m jeweils mit dem ersten Eingang von AND-Gattern 20.m.N verbunden, an deren zweiten Eingängen das zugehörige Auswahlsignal E.m anliegt. Der Ausgang der AND-Gatter 20.m.N ist jeweils mit dem Steuereingang von tristatesteuerbaren Treibern 21 .m.N. verbunden, die im Treiberregister 9.m zwischen dem entsprechenden Ausgang des Latchregisters 8.m und der Busleitung 2.N angeordnet sind. In Fig.3a ist eine erste Ausführungsform der Bussteuer- und Beobachtungsschaltung 18a dargestellt.FIG. 2 shows the activation of bus lines 2.eta.via the latch register B.m using the example of circuit 2.N. The bus line 2.N is connected to the bus control and monitoring circuit 18 via the input IN.N and the output OUT.N. The output of the inverter 19 is connected in the driver registers 9.m respectively to the first input of AND gates 20.m.N, at whose second inputs the associated selection signal E.m is applied. The output of the AND gates 20.m.N is in each case connected to the control input of tristate-controllable drivers 21 .m.N. connected in the driver register 9.m between the corresponding output of the latch register 8.m and the bus line 2.N are arranged. FIG. 3a shows a first embodiment of the bus control and monitoring circuit 18a.
Die Bussteuer- und Beobachtungsschaltung 18a enthält Scan-Path-fähige Flipflops 22.n; 23.n. an denen jeweils der Takt T und der Schiebetakt ST anliegt.The bus control and monitoring circuit 18a includes scan-pathable flip-flops 22.n; 23.n. at each of which the clock T and the shift clock ST is present.
Die Schiebeeingänge SDI und die Schiebeausgänge SDO der Flipflops 22.n; 23.η sind seriell zu einer Schiebekette mit dom Schiabeeingang SI4 und dem Schiebeausgang S04 verbunden. Die Datenausgänge DO der Flipflops 22.η sind über tristatsteuerbare Treiber 24.η mit den Busleitungen 2.η und die Busleitungen 2.η sind mit den Dateneingängen Dl der Flipflops 23.n verbunden.The shift inputs SDI and the shift outputs SDO of the flip-flops 22.n; 23.η are connected in series to a sliding chain with dom Schiabeeingang SI4 and the sliding output S04. The data outputs DO of the flip-flops 22.η are via tristatsteuerbare driver 24.η with the bus lines 2.η and the bus lines 2.η are connected to the data inputs Dl of the flip-flops 23.n.
In Fig.3b ist eine zweite Ausführungsform der Bussteuer- und Boobachtungsschaltung 18b dargestellt. Die Bussteuer- und Beobachtungsschaltung 18b enthält Scan-Path-fähige Flipflops 25.n, an denen der Takt T und der Schiebetakt ST anliegt. Die Schiebeeingänge SDI und die Schiebeausgänge SDO sind zu einer Schiebekette mit dem Schiebeeingang SI4 und dem Schiebeausgang SO4 verbunden.FIG. 3b shows a second embodiment of the bus control and monitoring circuit 18b. The bus control and monitoring circuit 18b includes scan-pathable flip-flops 25.n, to which the clock T and the shift clock ST are applied. The shift inputs SDI and the shift outputs SDO are connected to a shift chain with the shift input SI4 and the shift output SO4.
Die Datenausgänge DO sind über tristatesteuerbare Treiber 26.n mit den Busleitungen 2.n und die Busleitungen 2.η sind mit den Dateneingängen Dl verbunden.The data outputs DO are via tristatesteuerbare driver 26.n with the bus lines 2.n and 2.η bus lines are connected to the data inputs Dl.
An den Steuereingängen der Treiber 24.η bzw. der Treiber 26.η liegt das Bussteuersignal BTS an. Die Funktionsweise der Schaltungsanordnung ist nachfolgend dargestellt.At the control inputs of the driver 24.η or the driver 26.η is the bus control signal BTS. The operation of the circuit arrangement is shown below.
Im Kundenmodus arbeitet die Schaltung gemäß Kundenentwurf, der Kunde sichert über die Auswahlsignale E.m bzw. die entsprechenden Chipselektsignale /CS, daß maximal eine Quelle 3.m oder ein RAM 5.k oder ein ROM 6.i den Bus 1 beschreibt. Die Steuersignale BTS; LTS; MTS sind dabei sämtlich low (inaktiv). Die Bussteuer- und Beobachtungsschaltung 18a; 18b beeinflußt dabei nicht die Arbeit der Schaltung, der Bus 1 wird beobachtet, aber nicht gesteuert. Im Testmodus gibt es verschiedene Fälle.In customer mode, the circuit operates according to customer design, the customer secures the selection signals E.m or the corresponding Chipselektsignale / CS that a maximum of a source 3.m or RAM 5.k or a ROM 6.i bus 1 describes. The control signals BTS; LTS; MTS are all low (inactive). The bus control and monitoring circuit 18a; 18b does not affect the work of the circuit, the bus 1 is observed but not controlled. There are several cases in test mode.
Im Schiebemodus werden durch LTS = high alle Quellen 3.m verriegelt. Durch MTS = high werden weiterhin alle RAM 5.k und alle ROM 6.i verriegelt. Die Bussteuer-und Beobachtungsschaltung 18a bzw. 18b bleibt durch BTS = low inaktiv. Es werden nun die Ausgangs-Testdaten des vorhergegangenen Testschrittes über die Schiebeausgänge SO aus- und die neuen Eingangs-Teotdaten über die Schiebeeingänge SI eingeschoben.In sliding mode, all sources 3.m are locked by LTS = high. By MTS = high all RAM 5.k and all ROM 6.i will be locked. The bus control and monitoring circuit 18a or 18b remains inactive by BTS = low. The output test data of the previous test step are now output via the shift outputs SO and the new input data are inserted via the shift inputs SI.
Bei einer Busbeobachtung ist MTS = high, LTS; BTS = low. Damit kann genau eine Quelle 3.m, die durch das zugehörige Auswahlsignal E.m aktiviert wurde, den Bus 1 beschreiben. Die RAM 5.k und die ROM 6.i sind verriegelt. Der Bus 1 wird von den Senken 4.I und der Bussteuer-und Beobachtungsschaltung 18a bzw. 18b gelesen. Der Kunde sichert, daß nur ein Auswahlsignal E.m aktiv ist.In a bus observation, MTS = high, LTS; BTS = low. Thus, exactly one source 3.m, which was activated by the associated selection signal E.m., describe the bus 1. The RAM 5.k and the ROM 6.i are locked. The bus 1 is read by the sinks 4.I and the bus control and monitoring circuits 18a and 18b, respectively. The customer ensures that only one selection signal E.m is active.
Bei einer zweiten Busbeobachtung ist LTS = high, MTS; BTS = low. Damit wird über das zugehörige Chipselekt /CS genau ein RAM 5.k oder ein ROM 6.i aktiviert. Bei den RAM 5.k wird noch durch das Schreib-Enable /WE der Lesemodus festgelegt. Die eingeschobenen Daten im Adressregister 13.k und im Adressregister 14.i sichern, daß nur ein RAM 5.k oder ein ROM 6.i aktiviert wird. Der Bus 1 wird entsprechend von den Senken 4.I und der Bussteuer- und Beobachtungsschaltung 18a; 18b gelesen.In a second bus observation, LTS = high, MTS; BTS = low. Thus, exactly one RAM 5.k or one ROM 6.i is activated via the associated Chipselekt / CS. With the RAM 5.k the read mode is set by the write enable / WE. The inserted data in the address register 13.k and in the address register 14.i ensure that only a RAM 5.k or a ROM 6.i is activated. The bus 1 is correspondingly provided by the sinks 4.I and the bus control and monitoring circuit 18a; 18b read.
Bei einer Busbeobichtung mit Zusatzfunktion wird einer der RAM 5.k zu Testzwecken mit Testdaten beschrieben. Sind alle Steuersignale BTS; LTS und MTS = low, wird bei entsprechend eingeschobenen /CS; /WE ein RAM 5.k aus einer Quelle 3.m beschrieben, die durch das entsprechende Auswahlsignal E.m aktiviert ist.In a bus obstruction with additional function, one of the RAM 5.k is described for test purposes with test data. Are all control signals BTS; LTS and MTS = low, is inserted at respectively / CS; / WE a RAM 5.k is described from a source 3.m, which is activated by the corresponding selection signal E.m.
Der Bus 1 wird von den Senken 4.1, der Bussteuer- und Beobachtungschaltung 18a bzw. 18b und einem der RAM 5.k gelesen. Bei einer weiteren Busbeobachtung mit Zusatzfunktion wird ebenfalls einer der RAM 5.k beschrieben. Dabei sind die RAM 5.k und die ROM 6,i nicht über MTS verriegelt, aber die Quellen 3.m sind über LTS verriegelt. Das Bussteuersignal BTS = low, so daß entsprechend der eingegebenen Chipselekt /CS und Write-enable /WE einer der RAM 5.k oder einer der ROM 6.i den Bus beschreibe Der Bus 1 wird auf gleiche Weise gelesen. >The bus 1 is read by the sinks 4.1, the bus control and monitoring circuits 18a and 18b and one of the RAM 5.k. Another bus observation with additional function also describes one of the RAM 5.k. The RAM 5.k and the ROM 6, i are not interlocked via MTS, but the sources 3.m are interlocked via LTS. The bus control signal BTS = low, so that according to the input Chipselekt / CS and Write-enable / WE one of the RAM 5.k or one of the ROM 6.i describe the bus The bus 1 is read in the same way. >
Bei der Bussteiierung durch die Bussteuer- und Beobachtungsschaltung 18a bzw. 18b ohne Zusatzfunktion oind die Steuersignale alle high. Damit wird durch BTS die Bussteuer- und Beobachtungsschaltung 18a; bzw. 18b aktiviert, die Quellen 3.m durch LTS und die RAM 5.k sowie die ROM 6.i durch MTS verriegelt.In the Bussteiierung by the bus control and monitoring circuit 18a and 18b without additional function oind the control signals are all high. Thus, the bus control and monitoring circuit 18a; or 18b is activated, the sources 3.m by LTS and the RAM 5.k and the ROM 6.i by MTS locked.
Der Bus 1 wird von der Bussteuer- und Beobachtungsschaltung 18a bzw. 18b mit den vorher eingeschobenen Testdaten beschrieben und von den Senken 4.I gelesen.The bus 1 is described by the bus control and monitoring circuits 18a and 18b with the previously inserted test data and read by the sinks 4.I.
Bei der Bussieuerung mit Zusatzfunktion ist dagegen das Speichersteuersignal MTS = low.When Bussuing with additional function, however, the memory control signal MTS = low.
Damit wird der Bus 1 wie vorher beschrieben und von den Senken 4.1 sowie von den durch die entsprechenden Chipselekt /CS und Write-enable /WE aktivierten RAM 5.k gelesen.Thus, the bus 1 is read as described above and read by the sinks 4.1 as well as the RAM 5.k activated by the corresponding chip select / CS and write enable / WE.
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| DD32475689A DD279320A1 (en) | 1989-01-02 | 1989-01-02 | CIRCUIT ARRANGEMENT FOR CONTROLLING AND OBSERVING BUS CIRCUITS FOR STRUCTURE TEST |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5270642A (en) * | 1992-05-15 | 1993-12-14 | Hewlett-Packard Company | Partitioned boundary-scan testing for the reduction of testing-induced damage |
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1989
- 1989-01-02 DD DD32475689A patent/DD279320A1/en unknown
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