DD242698A1

DD242698A1 - CIRCUIT ARRANGEMENT FOR REFRESHTAKT CONTROL

Info

Publication number: DD242698A1
Application number: DD28283385A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Erfurt Mikroelektronik
Priority date: 1985-11-14
Filing date: 1985-11-14
Publication date: 1987-02-04

Abstract

Die Erfindung betrifft die Refreshtaktsteuerung in komplexen digitalen Testeinrichtungen und beinhaltet zielgemaess die Beseitigung refreshbedingter Einschraenkungen und eine aufgabengemaesse Schaltungsanordnung zur Refreshtaktsteuerung bei speichernder Patterngenerierung aus refreshbeduerftigen, vorzugsweise beschleunigten Massenspeichern. Erfindungsgemaess ist zwischen einem Refreshtakteingang (9) eines Controllers (5), der einen refreshbeduerftigen Patternspeicher (2) im Rhythmus einer Rateimpulsfolge adressiert und steuert, und einem Rategenerator (10), u. a. bestehend aus der Kettenschaltung eines ersten (17) und eines zweiten (19) Zaehlers, ein Taktselektor (21) derart angeordnet, dass sein erster Takteingang (23) mit einem Ueberlaufausgang (18) des ersten Zaehlers (17), sein zweiter Takteingang (25) mit dem Ueberlaufausgang des zweiten Zaehlers (19), sein Dateneingang (24) mit einem Datenausgang (20) des zweiten Zaehlers (19) und sein Taktausgang (26) mit dem Refreshtakteingang (9) des Controllers (5) verbunden ist. Dem Dateneingang (24) ist ein digitaler Schwellwertschalter und dem ersten Takteingang (23) eine synchrone Torschaltung im Innern des Taktselektors (21) zugeordnet. Die Erfindung ist innerhalb komplexer digitaler Schaltkreis- und Baugruppentester anwendbar. Fig. 1The invention relates to the refresh clock control in complex digital test equipment and includes targeted the elimination of refresh-related restrictions and a task-based circuit arrangement for Refreshtaktsteuerung with storing pattern generation from refreshbedürftigen, preferably accelerated mass storage. According to the invention, between a refresh clock input (9) of a controller (5), which addresses and controls a pattern memory (2) requiring refreshing in the rhythm of a rate pulse sequence, and a rate generator (10), u. a. consisting of the chain circuit of a first (17) and a second (19) Zaehlers, a clock selector (21) arranged such that its first clock input (23) with an overflow outlet (18) of the first Zaehlers (17), its second clock input (25 ) is connected to the overflow output of the second counter (19), its data input (24) to a data output (20) of the second counter (19) and its clock output (26) to the refresh clock input (9) of the controller (5). The data input (24) is assigned a digital threshold value switch and the first clock input (23) has a synchronous gate circuit in the interior of the clock selector (21). The invention is applicable within complex digital circuit and module testers. Fig. 1

Description

Features of the invention

Diese Aufgabe wird erfindungsgemäß in einer Schaltungsanordnung zur Refreshtaktsteuerung innerhalb komplexer digitaler Testeinrichtungen mit einem refreshbedürftigen Patternspeicher, einem programmgesteuerten Controller und einem Rategenerator mit internem Ratespeicher und Rückwärtszähler dadurch gelöst, daß ein mit seinem Taktausgang an einem Refreshtakteingang des Controllers angeschlossener Taktselektor mit seinem ersten Takteingang an einem Überlaufausgang eines ersten Zählers, mit seinem Dateneingang an einem Datenausgang eines zweiten Zählers und mit seinem zweiten Takteingang am Überlaufausgang des zweiten Zählers angeschlossen ist, daß der zweite Zähler dem Überlaufausgang des ersten Zählers taktmäßig nachgesetzt ist, daß diese Kettenschaltung beider Zähler den datenmäßig mit dem Ratespeicher verbundenen Rückwärtszähler innerhalb des Rategenerators derart realisiert, daß derTakteingang des ersten Zählers mit einem Takteinga/ig und der Überlaufausgang des zweiten Zählers mit einem Rateausgang des Rategenerators sowie datenmäßig der erste Zähler mit einem ersten Ausgang für die niederwertigen Datenleitungen und der zweite Zähler mit einem zweiten Ausgang für die höherwertigen Datenleitungen des Ratespeichers stellenrichtig verbunden ist.This object is achieved in a circuit arrangement for Refreshtaktsteuerung within complex digital test facilities with a pattern memory requiring refresh, a program-controlled controller and a rate generator with internal rate memory and down counter that a clock selector connected to its clock output to a refresh clock input of the controller with its first clock input on a Overflow output of a first counter, connected to its data input to a data output of a second counter and its second clock input at the overflow output of the second counter, that the second counter is clocked nachsatz the overflow output of the first counter, that this chain circuit both counters the data with the rate memory connected down counter within the rate generator such that the clock input of the first counter with a clock input and the overflow output g of the second counter with a Ratausganggang the rate generator and data, the first counter with a first output for the low-order data lines and the second counter with a second output for the high-order data lines of the rate memory is assigned to the right place.

Es ist vorteilhaft, daß innerhalb des Taktselektors die am Taktausgang meßbaren Impulse immer dann von den am ersten bzw. zweiten Takteingang einlaufenden Impulsen abgeleitet sind, wenn der am Dateneingang anliegende Digitalwert größer bzw. nicht größer als ein digitaler Schwellwert ist und daß zwischen dem ersten Takteingang und dem Taktausgang des Talctselektors eine synchrone Torschaltung mit unterdrückter Durchschaltung des innerhalb einer Rateperiode jeweils ersten einlaufenden Impulses angeordnet ist. Es ist zweckmäßig, daß der Rateausgang des Rategenerators mit einem Rateeingang und ein Adreßeingang des Rategenerators mit einem Timingausgang des Controllers verbunden ist.It is advantageous that within the Taktselektors the pulses measurable at the clock output are always derived from the incoming pulses at the first and second clock input when the digital value applied to the data input is greater than or no greater than a digital threshold and that between the first clock input and the clock output of the Talctselektors a synchronous gate circuit with suppressed through-connection of within a rate period each first incoming pulse is arranged. It is appropriate that the rate output of the rate generator be connected to a rate input and an address input of the rate generator to a timing output of the controller.

Ein vorzugsweise mit einem Ladesteuereingang des Ratespeichers verbundener Steuereingang des Taktselektors ist ebenfalls zweckmäßig.A preferably connected to a charging control input of the rate memory control input of Taktselektors is also appropriate.

Vorteilhaft ist innerhalb des Taktselektors dem Dateneingang ein digitaler Schwellwertschalter, vorzugsweise ein Nullindikator, nachgesetzt. Der den Patternspeicher adressierende und — auch hinsichtlich der Refreshbedürfnisse — steuernde programmierbare Controller wird durch Rateimpulse getaktet und adressiert andererseits auch den Ratespeicher innerhalb des Rategenerators. Alle speichernden Baugruppen weisen üblicherweise einen Rechneranschluß auf. Während der Patterngenerierung im Rhythmus der Rateimpulse werden Refreshvorgänge jeweils durch im Taktselektor ausgewählte und in den Refreshtakteingang des Controllers eingespeicherte Refreshtaktimpulse ausgelöst. Die Refreshtaktung erfolgt bei hoher Ratefrequenz, d. h. geringem Rateimpulsabstand, aus dem Überlaufausgang des zweiten Zählers (d. h. mit der Ratefrequenz) und bei niedriger Ratefrequenz, d. h. großem Rateimpulsabstand, vom Überlaufausgang des ersten Zählers, d. h. mit einer gegenüber der Ratefrequenz höheren Impulsfo.lgefrequenz.Advantageously, a digital threshold value switch, preferably a zero indicator, is added to the data input within the clock selector. The programmable controller addressing the pattern memory and also controlling the refresh requirements is clocked by rate pulses and on the other hand also addresses the rate memory within the rate generator. All storing assemblies usually have a computer connection. During pattern generation in the rhythm of the rate pulses, refresh processes are triggered in each case by refresh clock pulses selected in the clock selector and stored in the refresh clock input of the controller. The refresh clocking takes place at a high rate rate, ie. H. low rate pulse spacing, from the overflow output of the second counter (i.e., at rate rate) and at low rate rate, d. H. large rate pulse interval, from the overflow output of the first counter, d. H. with a pulse frequency higher than the rate frequency.

Die für die Umschaltung zwischen diesen am ersten bzw. zweiten Takteingang des Taktselektors anliegenden Impulsfolgen a priori erforderliche Information über die Dauer der jeweils bevorstehenden Rateperiode befindet sich am Beginn jeder Rateperiode im Datenwort, das dann aus dem Ratespeicher stellenrichtig in die Zähler übernommen wird. Während jeder laufenden Rateperiode kennzeichnet dagegen der Zählerstand (beim Rückwärtszählen), multipliziertmitder Taktperiodendauer, die noch ausstehende Restdauer der Rateperiode. In einem digitalen Schwellwertschalter (beispielsweise einem Nullindikator) kann daher durch Vergleich des Zählerstandes mit einem Schwellwert eine Entscheidung darüber herbeigeführt werden, ob eine Refreshtaktung aus dem Überlaufausgang des zweiten oder des ersten Zählers erfolgt, d. h. im Rhythmus der Rateimpulse oder häufiger.The information about the duration of each forthcoming rate period applied to the switching between these at the first and second clock input of the Taktselektors a priori required information is located at the beginning of each rate period in the data word, which is then taken from the Council memory correct in the counters. On the other hand, during each current rate period, the count (counting down) multiplied by the clock period, characterizes the remaining period of the rate period. In a digital threshold switch (for example, a zero indicator) can therefore be brought about by comparing the count with a threshold, a decision on whether a refresh clocking from the overflow output of the second or the first counter takes place, d. H. in the rhythm of the rate pulses or more frequently.

Dafür den ersten Zähler unvorhersagbar jeder ganzzahlige (Lade-) Digitalwert zwischen Null und dem Zählmaximum gleichmaßen möglich ist, kann zu Beginn jeder Rateperiode der erste Überlaufimpuls des ersten Zählers nicht zur Refreshtaktung herangezogen werden, da dieser Impuls in zu geringem zeitlichem Abstand nach dem vorher gerade ausgegebenen und eine Refreshtaktung auslösenden Rateimpuls folgt (bzw. folgen kann). Daher wird innerhalb des Taktselektors dieser erste Impuls dazu verwendet, ein Tor für allein dergleichen Rateperiode folgenden Impulse aus dem ersten Zähler taktsynchron zu öffnen, ausgehend von einem über den Steuereingang des Taktselektors eingestellten und dann gespeicherten Anfangszustand des Taktselektors für jede Rateperiode, beispielsweise zugleich mit dem Nachladen der Zähler aus dem Ratespeicher ausgelöst.For the first counter unpredictable each integer (load) digital value between zero and the maximum count is equally possible at the beginning of each rate period, the first overflow pulse of the first counter can not be used for refresh timing, as this pulse in too short a time after the previously just issued and a Refreshtaktung triggering rate pulse follows (or may follow). Therefore, within the clock selector, this first pulse is used to open a gate for pulses following the same rate period from the first counter, starting from an initial state of the clock vector set via the control input of the clock vector for each rate period, for example at the same time Reloading the counters triggered from the rate memory.

Es ist vorteilhaft, daß als digitaler Schwellwertschalter ein ODER-Gatter angeordnet ist. Dann wird der digitale Schwellwert (Null) mit einem Bit des zweiten Zählers überschritten, wenn alle Bitleitungen angeschlossen sind.It is advantageous that an OR gate is arranged as a digital threshold switch. Then, the digital threshold (zero) is exceeded with one bit of the second counter when all the bit lines are connected.

Es ist zur Realisierung der taktsynchronen Torschaltung ebenfalls vorteilhaft, daß innerhalb des Taktselektors der erste Takteingang mit einem Takteingang eines Flipflops, dessen Voreinstelleingang vorzugsweise den Steuereingang des Taktselektors bildet, angeschlossen ist.It is also advantageous for the realization of the isochronous gate circuit, that within the Taktselektors the first clock input with a clock input of a flip-flop, the Voreinstelleingang preferably forms the control input of the Taktselektors is connected.

•Es ist dann zweckmäßig, daß der Ausgang des digitalen Schwellwertschalters, beispielsweise des ODER-Gatters, sowie der Takteingang und ein Ausgang des Flipflops mit Eingängen eines UND-Gatters verbunden sind und ein weiteres ODER-Gatter eingangsseitig sowohl am Ausgang des UND-Gatters als auch am zweiten Takteingarig sowie ausgangsseitig am Taktausgang des Taktselektors angeschlossen ist.• It is then appropriate that the output of the digital threshold, such as the OR gate, and the clock input and an output of the flip-flop are connected to inputs of an AND gate and another input OR gate both at the output of the AND gate is also connected to the clock input at the second clock and the output side of the clock output of Taktselektors.

Zweckmäßig ist eine innerhalb des Controllers angeordnete und eingangsseitig mit dem Refreshtakteingang sowie ausgangsseitig über eine Steuerverbindung mit dem Patternspeicher verbundene Refreshsteuerung.Suitably, a refresh control arranged within the controller and connected on the input side to the refresh clock input as well as on the output side via a control connection to the pattern memory.

Es kann auch vorteilhaft und zweckmäßig sein·, daß zwischen dem Datenausgang der Schaltungsanordnung und einem Datenausgang des Patternspeichers ein eingangsseitig alternativ weiterhin mit dem Datenausgang' eines Pufferspeichers verbundener Umschalter angeordnet und der Pufferspeicher hinsichtlich seines Dateneinganges am Patternspeicher und adreß- bzw. steuerungsmäßig am Controller angeschlossen ist. Dann treten auch für Datenübertragungen aus dem Patternspeicher in den Pufferspeicher (bzw. umgekehrt) keine refreshbedingten Einschränkungen auf.It may also be advantageous and expedient that between the data output of the circuit arrangement and a data output of the pattern memory arranged on the input side alternatively still connected to the data output 'a buffer memory switch and connected the buffer memory with respect to its data input to the pattern memory and adreß- or control moderately to the controller is. Then also occur for data transfers from the pattern memory in the buffer memory (or vice versa) no refresh-related restrictions.

Für die Unwirksamkeit refreshbedingter Einschränkungen ist es erforderlich und zweckmäßig, daß die mit der Zählkapazität des ersten Zählers multiplizierte Periodendauer derTaktfolge am Takteingang des Rategenerators mindestens gleich der minimal zulässigen Rateperiodendauer und höchstens gleich der Hälfte der maximal zulässigen Refreshperiodendauer des Patternspeichers ist.For the inefficiency of refresh-related restrictions, it is necessary and expedient that the multiplied by the counting capacity of the first counter period of the clock sequence at the clock input of the rate generator is at least equal to the minimum allowable rate period and at most equal to half of the maximum allowable refresh period of the pattern memory.

Es ist auch zweckmäßig, daß der Patternspeicher als beschleunigter Speicher und vorzugsweise mit Adreßkonverter realisiertIt is also expedient that the pattern memory realized as an accelerated memory and preferably with address converter

ist. is.

Vorteilhaft sind zuschaltbare Schaltungsmittel zur Refreshsteuerung bei unterdrückter Rategenerierung, vorzugsweise innerhalb des Controllers.Switchable switching means for refresh control with suppressed rate generation, preferably within the controller, are advantageous.

Es kann dann auch vorteilhaft sein, daß bei unterdrückter Rategenerierung der zweite Zähler mit einem Digitalwert größerals der Schwellwert des Taktselektors geladen und nur dieser zweite der beiden Zähler dann inaktiv gesteuert ist, so daß eine ununterbrochene Refreshtaktung im Rhythmus der Impulse am Überlaufausgang des ersten Zählers erfolgt. Es ist ebenfalls vorteilhaft, daß bei einer Umschaltung der am Takteingang des ersten Zählers wirksamen Taktfrequenz um einen Faktor k die Zählkapazität des ersten Zählers um den gleichen Faktor k gleichsinnig verändert wird, vorzugsweise durch Umsteuerung der Aufteilung zwischen dem ersten und dem zweiten Zähler bei gleichbleibender Gesamtzählkapazität. Es kann auch von Vorteil sein, daß bei einer Ausgabe komplementärer Digitalwerte aus dem Ratespeicher innerhalb des Datenspeichers der erste und der zweite Zähler als Vorwärtszähler mit einem Überlauf im Zählermaximum und innerhalb des Taktselektors ein komplementärer Schwellwertschalter, vorzugsweise ein NAND-Gatter, angeordnet sind. Es ist ebenfalls vorteilhaft, daß innerhalb eines Testers zusätzlich zum Patternspeicher oder anstelle des Patternspeichers im Rhythmus der Rateimpulse beanspruchte refreshbedürftige Speichermittel, beispielsweise ein Fehlerspeicher und/oder ein Datenkopierspeicher, hinsichtlich ihrer Refreshfoige vom Taktausgang des Taktselektors über geeignete Refreshsteuerschaltungen getaktet sind, vorzugsweise ebenfalls über den Controller.It may then also be advantageous that, with suppressed rate generation, the second counter is loaded with a digital value greater than the threshold value of the clock selector and then only this second of the two counters is inactive, so that an uninterrupted refresh clocking occurs at the rhythm of the pulses at the overflow output of the first counter , It is also advantageous that when switching the effective at the clock input of the first counter clock frequency by a factor k, the counting capacity of the first counter by the same factor k is changed in the same direction, preferably by reversing the division between the first and the second counter with the same total counting capacity , It may also be advantageous that when complementary digital values are output from the rate memory within the data memory, the first and second counters are arranged as forward counters with an overflow at the counter maximum and within the clock selector a complementary threshold value switch, preferably a NAND gate. It is also advantageous that within a tester in addition to the pattern memory or instead of the pattern memory in the rhythm of the rate pulses claimed refreshing memory means, such as an error memory and / or a Datenkopierspeicher, are clocked with respect to their Refreshfoige from the clock output of the Taktselektors via suitable Refreshsteuerschaltungen, preferably also via the controller.

Der Vorteil der erfindungsgemäßen Schaltungsanordnung zur Refreshtaktsteuerung innerhalb komplexer digitaler Testeinrichtungen mit einem aus dynamischen Halbleiterspeicherbauelementen realisierten Patternspeicher besteht in der Beseitigung von refreshbedingten Einschränkungen, die sonst die Anwendung refreshbedürftiger Massenspeicher als Patternspeicher verhindern bzw. nur mit stark reduzierter Testqualität und -quantität zulassen. Weiterhin werden die vorteilhaften Eigenschaften beschleunigter, aus Bauelementen mit sehr hoher Speicherdichte realisierter Massenspeicher — auch mit Adreßkonverter—so in vollem Umfang nutzbar, vor allem für beliebig lange Patternfolgen und bis zu beliebig niedriger Folgefrequenz.The advantage of the circuit arrangement according to the invention for refresh clock control within complex digital test devices with a pattern memory realized from dynamic semiconductor memory components is the elimination of refresh-related restrictions which would otherwise prevent the application of refreshable mass storage as pattern memory or permit only with greatly reduced test quality and quantity. Furthermore, the advantageous properties of accelerated, realized from devices with very high storage density mass storage - even with address converter so fully usable, especially for arbitrarily long pattern sequences and up to any low repetition frequency.

embodiment

Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden. In der zugehörigen Zeichnung zeigen:The invention will be explained below using an exemplary embodiment. In the accompanying drawing show:

Fig. 1: das Blockschaltbild der erfindungsgemäßen Lösung, Fig.2: ein Ausführungsbeispiel für denTaktselektor.Fig. 1: the block diagram of the solution according to the invention, Figure 2: an embodiment of the clock selector.

Die Schaltungsanordnung zur Refreshtaktsteuerung innerhalb komplexer digitaler Testeinrichtungen nach Fig. 1 enthält als Bestandteil eines Patterngenerators einen refreshbedürftigen Patternspeicher 2 und einen programmgesteuerten Controller 5 und als Bestandteile eines Timinggenerators einen Rategenerator 10 und einTimingsystem 27. Der Patternspeicher 2, dessen Datenausgang 1 den Datenausgang der Schaltungsanordnung bildet, wird über eine Adreßverbindung 3 und eine Steuerverbindung 4 vom-Controller 5 gesteuert, u.a. auch bezüglich der wiederholten Auffrischung (Refresh). Innerhalb des Controllers 5 sind in Fig. 1 ein Programmspeicher 6' und eine Refreshsjeuerung 6" angedeutet.1 contains as part of a pattern generator a pattern memory 2 requiring refreshing and a program-controlled controller 5 and as components of a timing generator a rate generator 10 and a timing system 27. The pattern memory 2 whose data output 1 forms the data output of the circuit arrangement , is controlled via an address connection 3 and a control connection 4 from the controller 5, inter alia also with regard to repeated refreshing. Within the controller 5, a program memory 6 'and a refresh controller 6 "are indicated in FIG.

Ein Timingausgang 7 des Controllers 5 adressiert Speichermittel innerhalb des Rategenerators 10 und das Timingsystem 27 über Adreßeingänge 11 bzw. 28. Die Verbindung eines Rateausgangs 12 des Rategenerators 10 mit Rateeingängen 8 des Controllers 5 und 29 des Timingsystems 27 führt im Rhythmus der übertragenen Rateimpulse zur Patternausgabe am Datenausgang T des Patternspeichers 2 und im allgemeinen im gleichen Rhythmus zur Vielfachimpulsausgabe an Kanalausgängen 31 des Timingsystems 27. Rategenerator 10 und Timingsystem 27 weisen Takteingänge 13 bzw. 30 für eine Taktfrequenz auf, aus der innerhalb des Rategenerators 10 die Folgefrequenz der Rateimpulse (Ratefrequenz) am Rateausgang 12 entsteht. Der Rategenerator 10 enthält einen über den Adreßeingang 11 adressierten Ratespeicher 14 mit Daten, die den zeitlichen Abstand der Rateimpulse als Vielfaches der Taktperiodendauer kennzeichnen. Zwischen dem Takteingang 13 und dem Rateausgang 12 des Rategenerators 10 ist die taktmäßige Kettenschaltung eines ersten Zählers 17 mit einem Überlaufausgang 18 und eines zweiten Zählers 19 mit einem Datenausgang 20 und einem dem Rateausgang 12 zugewandten Überlaufausgang angeordnet. Der Ratespeicher 14 ist datenmäßig über einen ersten Ausgang 15fürdieniederwertigeh Bitleitungen mit dem Dateneingang des ersten Zählers 17 und über einen zweiten Ausgang 16 für die höherwertigen Bitleitungen mit dem Dateneingang des zweiten Zählers 19 stellen richtig verbunden. Beide Zähler 17,19 sind Rückwärtszähler mit einem Überlauf im Nulldurchgang.A timing output 7 of the controller 5 addresses memory means within the rate generator 10 and the timing system 27 via address inputs 11 and 28. The connection of a rate output 12 of the rate generator 10 with rate inputs 8 of the controller 5 and 29 of the timing system 27 leads to pattern rhythm in the rhythm of the transmitted rate pulses at the data output T of the pattern memory 2 and generally in the same rhythm to the multi-pulse output at channel outputs 31 of the timing system 27. Rate generator 10 and timing system 27 have clock inputs 13 and 30 for a clock frequency from within the rate generator 10, the repetition frequency of the rate pulses (rate) at the board exit 12 is created. Rate generator 10 contains a rate memory 14, addressed via address input 11, with data identifying the time interval of the rate pulses as a multiple of the clock period. Between the clock input 13 and the rate output 12 of the rate generator 10, the cyclic chain circuit of a first counter 17 is arranged with an overflow output 18 and a second counter 19 with a data output 20 and the Rateausgang 12 facing overflow outlet. The rate memory 14 is connected to the data input of the first counter 17 via a first output 15 for low-order bit lines and to the data input of the second counter 19 via a second output 16 for the higher-order bit lines. Both counters 17,19 are backward counters with an overflow at zero crossing.

EinTaktselektor21 ist über seinen ersten Takteingang 23 am Überlaufausgang 18 des ersten Zählers 17, über seinen Dateneingang 24 am Datenausgang 20 des zweiten Zählers 19, über seinen zweiten Takteingang 25 am Rateausgang 12 des Rategenerators 10 und über seinen Taktausgang 26 an einem Ratetakteingang 9 des Controllers 5 (genauer: der Refreshsteuerung 6") angeschlossen.EinTaktselektor21 is via its first clock input 23 at the overflow output 18 of the first counter 17, via its data input 24 at the data output 20 of the second counter 19, via its second clock input 25 at the rate output 12 of the rate generator 10 and via its clock output 26 at a Ratetakteingang 9 of the controller fifth (More precisely, the refresh control 6 ") connected.

Am Beginn jeder Rateperiode werden die Zähler 17 und 19 entsprechend der Adressierung und dem Datenvorrat des ' Ratespeichers 14 datenmäßig geladen, und derTaktselektor 21 wird über einen Steuereingang 22 in einen definierten Ausgangszustand gebracht. Nach einer dem Ladedigitalwert des ersten Zählers 17 entsprechenden Anzahl von Taktimpulsen gelangt der erste Überlaufimpuls und nach jeweils einer der Zahlenkapazität des ersten Zählers ^entsprechenden Anzahl weiterer Taktimpulse gelangt jeweils ein weiterer Überlaufimpuls zum Takteingang des zweiten Zählers 19 und zum ersten Takteingang 23 des Taktselektors 21. Dieser Vorgang endet bei entleertem zweiten Zähler 19 mit der Ausgabe eines Rateimpulses über den Rateausgang 12 und anschließender Zählernachladung aus dem Ratespeicher 14 für die nächste Rateperiode, wobei der Ratespeicher 14 nun verändert adressiert sein kann.At the beginning of each rate period, the counters 17 and 19 are data loaded according to the addressing and data storage of the rate memory 14, and the clock selector 21 is brought into a defined output state via a control input 22. After a number of clock pulses corresponding to the load digital value of the first counter 17, the first overflow pulse arrives and after each number of further clock pulses a further overflow pulse reaches the clock input of the second counter 19 and the first clock input 23 of the clock vector 21. This process ends with emptied second counter 19 with the output of a rate pulse via the Rateausgang 12 and subsequent counter recharge from the rate memory 14 for the next rate period, the rate memory 14 may now be addressed changed.

Der vom Datenausgang 20 des zweiten Zählers 19 verfügbare Zählerstand wird innerhalb des Taktselektors 21 einem dem Dateneingang 24 nachgesetzten digitalen Schwellwertschalter zugeführt. Eine innerhalb des Taktselektors 21 dem ersten Takteingang 23 nachgesetzte synchrone Torschaltung ist am Beginn jeder Rateperiode geschlossen, wird nach dem ersten einlaufenden Impuls geöffnet und vom Schwellwertschalter erst dann geschlossen, wenn der Inhalt des zweiten Zählers 19 den gültigen Schwellwert—vorzugsweise NuIl — erreicht. Während der Öffnungszeit des synchronen Tores gelangen Impulse vom ersten Takteingang 23 und sonst Impulse vom zweiten Takteingang 25 zum Taktausgang 26 des Taktselektors 21. Mit einem Schwellwert Null (entleerter zweiter Zähler 19) wird die Refreshtaktung über den Taktausgang 26 so lange ausschließlich im Rhythmus der Rateimpulse ausgeführt, wie der vom Datenausgang 15,16 des Speichers 14 übernommene (Gesamt-) DigitalwertThe counter reading available from the data output 20 of the second counter 19 is fed within the clock selector 21 to a digital threshold value counter to the data input 24. A within the Taktselektors 21 the first clock input 23 nachgesetzten synchronous gate is closed at the beginning of each rate period, is opened after the first incoming pulse and closed by the threshold only when the content of the second counter 19 reaches the valid threshold, preferably NuIl -. During the opening time of the synchronous gate, pulses from the first clock input 23 and otherwise pulses from the second clock input 25 to the clock output 26 of the Taktselektors 21. With a threshold zero (emptied second counter 19), the refresh timing on the clock output 26 so long only in the rhythm of the rate pulses executed as the data taken from the data output 15,16 of the memory 14 (total) digital value

die doppelte Zählkapazität des ersten Zählers 17 nicht erreicht, d.h. bei zeitlich schneller Folge der Datenausgabe am Datenausgang 1 desPatternspeichers2. Im Fall relativ langsamer Datenausgabe werden dagegen vom Überlaufausgang 18 des ersten Zählers 17 abgeleitete Refreshtaktimpulse eingeschoben, so daß die Datenausgabe beliebig langsam erfolgen kann und die Rateperiodendauer dann nur durch die mit der Gesamtzählkapazität multiplizierte Periodendauer der Taktfrequenz begrenzt ist.does not reach the double counting capacity of the first counter 17, i. in the case of a temporally fast sequence of the data output at the data output 1 of the buffer memory 2. In the case of relatively slow data output, however, 17 refresh clock pulses derived from the overflow output 18 of the first counter are inserted, so that the data output can be arbitrarily slow and the rate period is then limited only by the multiplied by the total counting period of the clock frequency.

Bei unterdrückter Rategenerierung ist auf eine bekannte eigenständige Refreshtaktung umzuschalten, was in Fig. 1 der Übersicht halber nicht skizziert ist. Ebenso bestehen im allgemeinen diverse daten-, adressen- und steuerungsmäßige Verbindungen sowohl des Patternspeichers 2 als auch der Speichermittel innerhalb des Controllers 5, des Rategenerators 10 und des Timingsystems 27 mit einem Steuerrechner sowie mit weiteren Testerbaugruppen.With suppressed rate generation is to switch to a known independent refresh timing, which is not sketched in Fig. 1 for the sake of clarity. Likewise, there are generally various data, address and control connections of both the pattern memory 2 and the memory means within the controller 5, the rate generator 10 and the timing system 27 with a control computer and with other tester modules.

In Fig. 2 ist für den Ratespeicher 14 zusätzlich ein Datenanschluß 14' und ein mit dem Steuereingang 22desTaktselektors21 verbundener Ladesteuereingang 14" skizziert. Die detaillierte Ausgestaltung des Taktselektors 21 enthält ein ODER-Gatter 32, ein UND-Gatter 33, ein weiteres ODER-Gatter 34 und ein D-Flipflop 35. Das eingangsseitig über den Dateneingang 24 mit allen am Datenausgang 20 des zweiten Zählers 19 verfügbaren Bitleitungen verbundene ODER-Gatter 34 bildet einen digitalen Schwellenwertschalter mit dem Schwellwert Null. Das D-Flipflop 35 ist mit seinem Takteingang 36 am ersten Takteingang 23 und mit seinem Voreinstelleingang 38 am Steuereingang 22 des Taktselektors 21 sowie mit seinem D-Eingang 37 an High-Potential angeschlossen. Das UND-Gatter 33 ist eingangsseitig mit dem Ausgang des ODER-Gatters 34 sowie mit dem Takteingang 36 und einem Ausgang 39 des D-Flipflops 35 verbunden. Das ausgangsseitig dem Taktausgang 26 des Taktselektors 21 zugewandte ODER-Gatter 32 ist mit seinen Eingängen einerseits dem Ausgang des UND-Gatters 33 und andererseits dem zweiten Takteingang 25 des Taktselektors 21 nachgesetzt.2, a data terminal 14 'and a charge control input 14 "connected to the control input 22 of the clock selector 21 are additionally outlined for the rate memory 14. The detailed design of the clocksector 21 includes an OR gate 32, an AND gate 33, another OR gate The OR gate 34 connected on the input side via the data input 24 to all bit lines available at the data output 20 of the second counter 19 forms a digital threshold value switch with the threshold value zero The first clock input 23 and its preset input 38 at the control input 22 of the clock selector 21 and with its D input 37 connected to the high potential.The AND gate 33 is the input side to the output of the OR gate 34 and the clock input 36 and an output 39 of the D flip-flop 35. The output side of the clock output 26 of the clock selector 21 facing the OR gate 32 is mi t its inputs on the one hand to the output of the AND gate 33 and on the other hand, the second clock input 25 of the Taktselektors 21 nachgesetzt.

In Fig. 2 wird das D-Flipflop 35 in jeder Rateperiode anfangs — zugleich mit der Nachladung der Zähler 17,19—zurückgesetzt. Es öffnet das UND-Gatter 33 nach dem ersten Impuls am Takteingang 36 für die weiteren Taktimpulse, wenn nicht bzw. bis ein Zählerstand Null des zweiten Zählers 19 über das ODER-Gatter 34 ein Sperren des UND-Gatters 33 auslöst. Der nächste zum Taktausgang 26 des Taktselektors 21 gelangende Impuls entstammt dann dem Rateausgang 12 des Rategenerators 10, womit zugleich eine neue Rateperiode mit gegebenenfalls veränderter Adressierung des Ratespeichers 14 (d.h. veränderter Rateperiodendauer) eingeleitet wird.In Fig. 2, the D-type flip-flop 35 is initially reset in each rate period, at the same time as the counters 17, 19 are recharged. It opens the AND gate 33 after the first pulse at the clock input 36 for the further clock pulses, unless or until a count zero of the second counter 19 via the OR gate 34 triggers a blocking of the AND gate 33. The next pulse arriving at the clock output 26 of the clock selector 21 then comes from the rate output 12 of the rate generator 10, thus simultaneously initiating a new rate period with possibly changed addressing of the rate memory 14 (i.e., changed rate period duration).

Claims

Invention claim:

1. Circuit arrangement for refresh clock control within complex digital test equipment with a pattern memory requiring refresh, a program-controlled controller and a rate generator with internal rate memory and down-counter, characterized in that a clock selector connected to its clock output (26) at a refresh clock input (9) of the controller (5) 21) with its first clock input (23) to an overflow output (18) of a first counter (17), with its data input (24) to a data output (20) of a second counter (19) and with its second clock input (25) at the overflow output connected to the second counter (19) is that the second counter (19) the overflow output (18) of the first counter (17) is clocked after that this chain circuit of both counters (17,19) the data associated with the rate memory (1.4) Down counter within the rate generator (10) realized such that the clock input of the first n counter (17) with a clock input (13) and the overflow output of the second counter (19) with a Rateausgang (12) of the rate generator (10) and, in terms of data, the first counter (17) having a first output (15) for the low-order data lines and the second counter (19) is properly connected to a second output (16) for the higher order data lines of the rate memory (14).

2. Circuit arrangement according to item 1, characterized in that within the Taktselektors (21) at the clock output (26) measurable pulses are always derived from the first (23) and second (25) clock input incoming pulses when the data input (24) applied digital value is greater than or no greater than a digital threshold and that between the first clock input (23) and the clock output (26) of the Taktselektors (21) arranged a synchronous gate circuit with suppressed passage of within a rate period each first incoming pulse is.

3. Circuit arrangement according to one of the items 1 to 2, characterized in that the Rateausgang (12) of the rate generator (10) with a rate input (8) and an address input (11) of the rate generator (10) with a timing output (7) of the controller (5) is connected.

4. Circuit arrangement according to one of the items 1 to 3, characterized by a preferably with a charging control input (14 ") of the rate memory (14) connected control input (22) of the Taktselektors (21).

5. Circuit arrangement according to one of the items 1 to 4, characterized in that within the Taktselektors (21) the data input (24) is a digital threshold switch, preferably a zero indicator, is added.

6. Circuit arrangement according to item 5, characterized in that an OR gate (34) is arranged as a digital threshold switch.

7. Circuit arrangement according to one of the items 1 to 6, characterized in that within the Taktselektors (21) of the first clock input (23) having a clock input (36) of a flip-flop (35), the Voreinstelleingang (38) preferably the control input (22) of the clock selector (21) forms, is connected.

8. Circuit arrangement according to item 7, characterized in that the output of the digital threshold switch, for example the OR gate (34), and the clock input (36) and an output (39) of the flip-flop (35) with inputs ejnes AND gate ( 33) are connected and a further OR gate (32) on the input side both at the output of the AND gate (33) as θμοΐι at the second clock input (25) and the output side at the clock output (26) of the Taktselektors (21) is connected.

9. Circuit arrangement according to one of the items 1 to 8, characterized by a within the controller (5) arranged and the input side with the refresh clock input (9) and the output side via a control connection (4) with the pattern memory (2) associated refresh control (6 ").

10. Circuit arrangement according to one of items 1 to 9, characterized in that arranged between the data output of the circuit arrangement and a data output (1) of the pattern memory (2) an input side alternatively still connected to the data output of a buffer memory switch and the buffer memory with respect to its data input on Pattern memory (2) and adress- or control moderately connected to the controller (5).

11. Circuit arrangement according to one of the items 1 to 10, characterized in that with the counting capacity of the first counter (17) multiplied period of the clock sequence at the clock input (13) of the rate generator (10) at least equal to the minimum allowable rate period and at most equal to half the maximum allowable refresh period of the pattern memory (2) is.

12. Circuit arrangement according to one of the items 1 to 11, characterized in that the pattern memory (2) is implemented as an accelerated memory and preferably with address converter.

13. Circuit arrangement according to one of the items 1 to 12, characterized by switchable circuit means for Refreshsteuerung with suppressed rate generation, preferably within the controller (5).

14. Circuit arrangement according to item 13, characterized in that at suppressed rate generation of the second counter (19) loaded with a digital value greater than the threshold value of the Taktselektors (21) and only this second (19) of the two counters (17,19) then inactive is controlled.

15. Circuit arrangement according to one of the items 1 to 14, characterized in that, when switching over the clock frequency effective at the clock input of the first counter (17) by a factor k, the counting capacity of the first counter (17) is changed in the same direction by the same factor k, preferably by reversing the division between the first (17) and the second (19) counter with a constant total counting capacity.

16. Circuit arrangement according to one of the items 1 to 15, characterized in that with an output of complementary digital values from the rate memory (14) within the rate generator (10) of the first (17) and the second (19) counter as a forward counter with an overflow in Counter maximum and within the clock selector (21) a complementary threshold, preferably a NAND gate, are arranged.

17. Circuit arrangement according to one of the items 1 to 16, characterized in that within a tester in addition to the pattern memory (2) or instead of the pattern memory (2) in the rhythm of the rate pulses claimed refreshing memory means, such as a fault memory and / or a data copy memory, in terms of their Refresh sequences from the clock output (26) of the clock selector (21) are clocked via suitable refresh control circuits, preferably also via the controller (5).

For this 1 page drawings

Field of application of the invention

The invention relates to a circuit arrangement for Refreshtaktsteuerung and is mainly within complex digital circuit or. Module tester applicable.

Characteristic of the known technical solutions

Volatile semiconductor memory devices with high storage capacity are often realized with dynamic memory devices (dRAMs). These components meet above all the requirement for high storage density with low power loss, but require for data retention of a limited time interval repeated refresh (Refresh) by means of a Refreshsteuerschaltung (M. Seifart: Digital circuits and circuits, VEB Verlag Technik, 1982). Tasks of such Refreshsteuerschaltung are often perceived in microprocessor systems by the microprocessor itself (H. Kieser, M.Meder: microprocessor technology, VEB Verlag Technik, Berlin, 1982).

Dynamic semiconductor memory devices (dRAMs) can be controlled at least via an external Refreshsteuer- / / and Refreshtaktanschluß with respect to their refresh demand, in addition, there are sometimes still options of callable component-internal refresh clocking or current distance-triggered automatic Refreshausführung (JGPosa: Trends in highly integrated dynamic RAMs, electronics 1980, H. 22, pp. 87-94). For the dRAMs organized in columns and rows, the refresh cycles are generally performed line by line and with a minimum time interval of 2 ms for each line. Control circuits to account for the asynchronism of refresh and memory requirements in data processing systems and microcomputers include decision logic with a bistable element whose uncertain decision period can still be bridged by means of delay elements (IEEE Journal of Solid-State Circuits., Vol. SC-16, October 1981, p. 479-487). It is also known to restrict the impairment of the access time by the delay elements by means of a signal path parallel to the decision logic to the accesses that are really in such need of decision (WP 205575, G11C 7/00). In mass memory capable of arbitrary data access, equipped with dRAMs, a refresh guide, uncontrolled with access, extends the minimum cycle time to maintain the refresh time, ie, the time of the refresh. H. the maximum sequence of data input or output is largely limited by the refresh characteristics. Possibilities of memory acceleration in a priori known and temporarily maintained Datenflußrichtung (output or input) open the use of such mass storage for data movements with very high repetition rate, u. a. for storing pattern generation within complex digital test equipment (for example WP 214698 or WP 220717A1, G01R 31/26), but especially for address limitations reduced by address converter (WP G01 R / 2727640). A disadvantage for the use of dRAMs in (accelerated) mass storage for storing, pattern generation within complex digital test facilities is the stochastically controllable sequence (rate rate) of the data output of the pattern generator, so that with respect to the refresh control of dRAM components insurmountable coordination problems arise because of A rate generator predetermined rate period can unpredictably fluctuate between the minimum allowable and a very large, the maximum Refreshabstandszeit far exceeding value (even between two consecutive data words). Thus, the use of such mass storage with dRAMs limited to applications that handles the data output within a maximum allowable Refreshabstandes, both in terms of temporally arbitrary beginning and the number of data words and / or the time-limited rate period and the necessary for the sequence programming prior knowledge leads to limitations that severely impair the achievable test properties and even question the expediency of such data generation. Also, an addressing of the data rate arbitrarily loadable rate generator coordinated with the pattern generation provides no predictable reference to the sequence of rate pulses and thus the data output, so that no improvements are achieved with respect to the Refreshbeträchtträchtigungen.

Object of the invention

It is the object of the invention, within complex digital test devices, to ensure the applicability of - preferably accelerated - mass memories with dynamic semiconductor components for storing pattern generation without refresh-related restrictions.

Explanation of the essence of the invention

Technical object of the invention

The object of the invention is to provide a circuit arrangement for refresh clock control within complex digital test devices with pattern memory realized from dynamic memory components (dRAMs), which ensures a storing pattern generation without refresh-related restrictions.