DD240623A1

DD240623A1 - CIRCUIT ARRANGEMENT FOR HIDING AND RESTORING FAULTY TRACKS

Info

Publication number: DD240623A1
Application number: DD28016485A
Authority: DD
Inventors: Werner Goldmann
Original assignee: Robotron Elektronik
Priority date: 1985-08-30
Filing date: 1985-08-30
Publication date: 1986-11-05

Abstract

Schaltungsanordnung zum Ausblenden und Wiedereinordnen fehlerhafter Spuren in einer Geraetesteuereinheit fuer Magnetbandgeraete, insbesondere fuer die Uebertragung von GCR-Zeichen. Ziel ist es, eine hoehere Verfuegbarkeit der Information zu erreichen. Aufgabe ist es, dass unter Beibehaltung der Fehlerueberwachung in jeder Spur mit einem vorgegebenen Typenspektrum an Bauelementen der zur Verfuegung stehende Platz auf einer Leiterplatte nicht ueberschritten wird und ausgetastete Spuren sobald wie moeglich wieder eingeordnet werden. Hierzu wird eine logische Schaltung angegeben, die mit nur einem Vorwaerts-Rueckwaerts-Zaehler arbeitet. Fig. 2Circuit arrangement for hiding and re-registering faulty tracks in a device control unit for magnetic tape devices, in particular for the transmission of GCR characters. The aim is to achieve a higher availability of the information. The task is that, while maintaining fault monitoring in each lane with a given type spectrum of components, the available space on a printed circuit board is not exceeded and lanes which have been blanked out are as soon as possible re-arranged. For this purpose, a logical circuit is specified, which works with only one forward-backward counter. Fig. 2

Description

an Bauelementen der zur Verfügung stehende Platz auf einer Leiterplatte nicht überschritten wird und ausgetastete Spuren sobald wie möglich wieder eingeordnet werden.On components of the available space on a circuit board is not exceeded and gated traces as soon as possible be re-arranged.

Erfindungsgemäß wird die Aufgabe durch die im Kennzeichen des Anspruches aufgeführten Merkmale gelöst.According to the invention the object is achieved by the features listed in the characterizing part of the claim.

Die Vorteile der Erfindung sind darin zu sehen, daß nur ein Zähler und keine zusätzlichen Flipflops zur Steuerung der Abläufe beim Erkennen einer bestimmten Anzahl fehlerfreier bzw. fehlerhafter ECC-Gruppen notwendig ist. Dabei wird mit einfachen Mitteln ein Wiedereinordnen der Spuren nach einem begrenzten Austasten ermöglicht, ohne daß bis zum Empfang der Resynchronisationsgruppen gewartet werden muß.The advantages of the invention can be seen in the fact that only one counter and no additional flip-flops for controlling the processes when detecting a certain number of error-free or faulty ECC groups is necessary. It is possible with simple means a re-classification of the tracks after a limited blanking, without having to wait until the reception of the resynchronization groups.

Ausführungsbeispielembodiment

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. In der zugehörigen Zeichnung zeigt:The invention will be explained in more detail below using an exemplary embodiment. In the accompanying drawing shows:

Fig. 1 die Einordnung der Schaltungsanordnung in einer Magnetbandsteuereinheit Fig. 2 eine detaillierte Darstellung des für alle Spuren gleichen Teils der Schaltungsanordnung.Fig. 1 shows the arrangement of the circuit arrangement in a magnetic tape control unit Fig. 2 is a detailed representation of the same for all tracks of the circuit part.

In Fig. 1 wird die Einordnung der Schaltungsanordnung zum Ausblenden und Wiedereinordnen fehlerhafter Spuren in einer Magnetbandsteuereinheit dargestellt.In Fig. 1, the arrangement of the circuit arrangement for fading out and re-registering faulty tracks in a magnetic tape control unit is shown.

Hier führen die Ausgangsleitungen eines Magnetbandgerätes 1 auf Datenempfangseinrichtungen 21 ...29 in einer Gerätesteuereinheit (GSE) 2, wobei für jede Informationsspur des Magnetbandes 1 eine Datenempfangseinrichtung 21 ...29 vorgesehen ist. Den Datenempfangseinrichtungen 21 ...29 ist jeweils eine Fehlererkennungseinrichtung 31 ...39 nachgeschaltet, an deren Ausgängen Datensignale DAT1 ...DAT9und Fehlersignale ERR1 ...ERR9 entstehen, wobei letztere Kennzeichen für eine notwendige Fehlerkorrektur der empfangenen Datengruppe sind.Here, the output lines of a magnetic tape device 1 lead to data receiving devices 21 ... 29 in a device control unit (GSE) 2, wherein for each information track of the magnetic tape 1, a data receiving device 21 ... 29 is provided. The data receiving devices 21 ... 29 are each followed by an error detection device 31 ... 39, at the outputs of which data signals DAT1 ... DAT9 and error signals ERR1 ... ERR9 arise, the latter being indicative of a necessary error correction of the received data group.

Alle Datensignale DAT1... DAT9 gehen auf eine Fehlerkorrektur 5 und die Fehlersignale ERR1... ERR9 auf eine Schaltungsanordnung 4, die aus für jede Spur gleichen Teilen 41 ...49 aufgebaut ist und deren Ausgangssignale andere Eingangssignale der Fehlerkorrektur 5 darstellen. Die Fehlerkorrektur 5 wertet die Signale der Schaltungsanordnung 4 aus und führt, falls erforderlich, eine Korrektur der empfangenen Daten (d. h. für eine ganze ECC-Gruppe) aus. Die korrigierten Daten stehen am Ausgang der Fehlerkorrektur 5 als Datensignale DAT 1 K...DAT9Kfürdie weitere Verarbeitung in der GSE2zur Verfügung.All data signals DAT1... DAT9 are directed to an error correction 5 and the error signals ERR1... ERR9 to a circuit arrangement 4 which is constructed from equal parts 41... 49 for each track and whose output signals represent other input signals of the error correction 5. The error correction 5 evaluates the signals of the circuit 4 and, if necessary, corrects the received data (i.e., for an entire ECC group). The corrected data are available at the output of the error correction 5 as data signals DAT 1 K ... DAT9Kfor further processing in the GSE2.

Die aus den Fehlererkennungseinrichtungen 31 ...39 kommenden Fehlersignale ERR1 ...ERR 9 stellen jedes für sich eine Gruppe von Fehlersignalen EG1 ...EG3 für die verschiedenen Arten von Fehlern in einer Spur dar. Beispielsweise könnte das erste Fehlersignal EG1 einem Formatfehler, das zweite Fehlersignal EG 2 einem gültigen Zeichencode und das dritte Fehlersignal EG 3 einem Phasenfehler zugeordnet sein.The error signals ERR1... ERR 9 coming from the error detection devices 31... 39 individually represent a group of error signals EG1... EG3 for the different types of errors in a track. For example, the first error signal EG1 could be a format error. the second error signal EG 2 a valid character code and the third error signal EG 3 be assigned to a phase error.

Wie die detaillierte Darstellung für alle Spuren in Fig.2 zeigt, gelangen die Fehlersignale EG1 ...EG3 über ein ODER-Glied 6 und ein UND-Glied 7 auf ein Fehlerspurzeigerflipflop8, dessen Ausgang ETP auf Η-Pegel schaltet, wenn eines der Fehlersignale EG1...EG3H-Pegelführt, bzw. ein GCR-Zeichen zusammengesetzt ist, d.h. dasECC-Halbgruppensignal GCRFULL = H und ein Taktsignal T1 aktiv ist.2, the error signals EG1... EG3 pass via an OR gate 6 and an AND gate 7 to an error track pointer flip-flop 8 whose output ETP switches to .theta. Level when one of the error signals EG1 ... EG3H level leads, or a GCR character is composed, ie the ECC half-group signal GCRFULL = H and a clock signal T1 is active.

Dieses Flipflop 8 stellt den allgemein üblichen Fehlerspurzeiger ETP (error track pointer) dar und ist bekannterweise ausgangsseitig mit der Fehlerkorrektur 5 verbunden. Zusätzlich ist der Ausgang dieses Fehlerspurzeigerflipflop 8 über einen Negator 9 mit den wertniedrigsten Dateneingängen (DO... D2) direkt mit dem Zählrichtungseingang (VR) und über ein Antivalenzglied 11 mit dem Ladeeingang eines Vorwärts-Rückwärts-Zählers 13 verbunden, wobei auf den zweiten Eingang des Antivalenzgliedes 11 der werthöchste Ausgang (F3) des Zählers 13 geschaltet ist. Dieser Ausgang (F3) ist außerdem über einen weiteren Negator 10 auf den werthöchsten Dateneingang (D3) des Zählers 13 geschaltet. Der Takteingang des Zählers 13 wird von.einem UND-Glied 12 angesteuert, auf dessen Eingänge ein Taktsignal T2 und ein ECC-Gruppensignal ECCFULL (als Kennzeichen für eine vollständige ECC-Gruppe) geführt sind. Der wertniedrigste Ausgang (FO) und der Übertragsausgang des Zählers 13 werden zusammen mit einer Taktphase T3 auf ein UND-Glied 16 geführt, dessen Ausgangssignal NOECOUNT während der Taktphase T3 ein an sich bekanntes Dauerzeigerflipflop 17 zurücksetzt, wobei dessen Ausgangssignal PERSE über einen AND-OR-Selektor 18 auf ein bekanntes Totspurflipflop 19 geschaltet ist, welches mit der Taktphase T4 gesetzt wird, falls das Dauerzeigersignal PERSE aktiv ist und das andere Eingangssignal OCOND des Selektors 18, das weitere Setzbedingungen charakterisiert, das Setzen des Totspurflipflop 19 zuläßt. Ist das Ausgangssignal DT des Totspurflipflop 19 aktiv, wird über die Verbindung zur Fehlerkorrektur 5 diese Spur auf bekannte Art und Weise ausgetastet, d. h., die von ihr empfangene Information wird verworfen und stattdessen nach der. beim GCR-Verfahren üblichen Korrektur die Information aus den restlichen Datenspuren regeneriert. Das Signal NOECOUNT am UND-Glied 16 ist immer dann aktiv, wenn acht aufeinanderfolgende ECC-Gruppen fehlerfrei gewesen sind, wodurch über das Dauerzeigerflipflop 17 und ein ODER-Glied 3 die Korrekturschaltungen in der Fehlerkorrektur 5 für diese Spur inaktiv werden. Der zweite Eingang dieses ODER-Gliedes 3 stellt die schon erwähnte Verbindung des Fehlerspurzeigerflipflop 8 mit der Fehlerkorrektur 5 darThis flip-flop 8 represents the common error track pointer ETP (error track pointer) and is known to the output side connected to the error correction 5. In addition, the output of this error track pointer flip-flop 8 is directly connected to the count direction input (VR) via an inverter 9 having the least significant data inputs (D0 ... D2) and to the load input of an up-down counter 13 via an exclusive-valver 11, the second one being connected to the second input Input of the antivalence element 11 of the highest value output (F3) of the counter 13 is connected. This output (F3) is also connected via a further inverter 10 to the highest value data input (D3) of the counter 13. The clock input of the counter 13 is driven by an AND gate 12, to the inputs of which a clock signal T2 and an ECC group signal ECCFULL (as a symbol for a complete ECC group) are routed. The least significant output (FO) and the carry output of the counter 13 are fed together with a clock phase T3 to an AND gate 16 whose output signal NOECOUNT during the clock phase T3 resets a per se known Dauerzeigerflipflop 17, the output signal PERSE via an AND-OR Selector 18 is connected to a known Totspurflipflop 19, which is set with the clock phase T4, if the pause signal PERSE is active and the other input signal OCOND of the selector 18, which characterizes further setting conditions, the setting of Totspurflipflop 19 permits. If the output signal DT of the dead-track flip-flop 19 is active, this track is blanked off in a known manner via the connection for error correction 5, that is to say in FIG. h., the information received by it is discarded and instead after the. in the GCR method usual correction regenerates the information from the remaining data tracks. The signal NOECOUNT at the AND gate 16 is always active when eight consecutive ECC groups have been faultless, whereby the correction circuits in the error correction 5 for this track become inactive via the Dauerzeigerflipflop 17 and an OR gate. The second input of this OR gate 3 represents the already mentioned connection of the error track pointer flip-flop 8 with the error correction 5

Beim Auftreten eines Fehlers arbeitet die Schaltung 4 wie folgt: When a fault occurs, the circuit 4 operates as follows:

Eines der Fehlersignale EG1 ...EG3 ist aktiv, und das Fehlerspurzeigerflipflop 8 wird wie oben beschrieben mit der ersten Taktphase T1 gesetzt. Befindet sich der Zähler 13 im Zustand „fehlerfreie ECC-Gruppe", gekennzeichnet durch ein L-Signal am werthöchsten Ausgang (F3), wird der Ladeeingang des Zählers 13 über das Antivalenzglied 11 aktiviert, so daß mit dem ECC-Gruppensignal ECCFULL = H zur zweiten Taktphase T2 der Zähler 13 auf den Wert „8" geladen wird. Damit führt dessen werthöchster Ausgang Η-Pegel, und das Antivalenzglied 11 ist deaktiviert. Die Fehlerkorrektur 5 erkennt über das ODER-Glied 3 den aktiven Zustand des Fehlerspurzeigerflipflop 8 und damit die Notwendigkeit der Korrektur dieser Spur. In der Fehlerkorrektur wird ein Rücksetzsignal RSETP als Rückmeldung für den nicht mehr benötigten Fehlerspurzeiger ETP erzeugt, wodurch das Fehlerspurzeigerflipflop 8 rückgesetzt wird. Enthält eine der beiden nächsten ECC-Halbgruppen wiederum Datenfehler, d. h., eines der Fehlersignale EG1 ...EG 3 ist aktiv, wird das Fehlerspurzeigerflipflop 8 erneut gesetzt. Der L-Pegel am Ausgang des Antivalenzgliedes 11 bewirkt die Zählbefähigung für den Zähler 13. Die Zählrichtung wird durch den Η-Pegel des Ausgangssignals ETP des Fehlerspurzeigerflipflop 8 auf „vorwärts" festgelegt, so daß der Zähler 13 mit der zweiten Taktphase T2 um eins weiterzählt, sobald diese ECC-Gruppe vollständig empfangen wurde (d.h. Signal ECCFULL = H). Dieser VorgangOne of the error signals EG1... EG3 is active, and the error track pointer flip-flop 8 is set with the first clock phase T1 as described above. If the counter 13 is in the "error-free ECC group" state, characterized by an L signal at the highest-value output (F3), the load input of the counter 13 is activated via the exclusive-valued element 11, so that with the ECC group signal ECCFULL = H to second clock phase T2, the counter 13 is loaded to the value "8". This results in its highest-value output Η level, and the antivalence element 11 is deactivated. The error correction 5 recognizes via the OR gate 3, the active state of the error track pointer flip-flop 8 and thus the need to correct this track. In the error correction, a reset signal RSETP is generated as feedback for the no longer required error pointer ETP, whereby the error track pointer flip-flop 8 is reset. If one of the next two ECC semigroups contains data errors, d. h., One of the error signals EG1 ... EG 3 is active, the error track pointer flip-flop 8 is set again. The L level at the output of the antivalence element 11 causes the counting capability for the counter 13. The counting direction is set by the Η level of the output signal ETP of the error track pointer flip-flop 8 to "forward", so that the counter 13 with the second clock phase T2 continues by one as soon as this ECC group has been fully received (ie signal ECCFULL = H). This process

wiederholt sich so lange, bis der Zähler 13 ein Übertragssignal erzeugt, wodurch, verknüpft mit dem Zählstand, über das UND-Glied 15 das Signal ECOUNT mit der dritten Taktphase T3 aktiv wird und das Dauerzeigerflipflop 17 setzt. Dieses gesetzte Dauerzeigerflipflop 17 beeinflußt über das ODER-Glied 3 die Fehlerkorrektur 5 so, daß diese Spur auch bei nicht gesetztem Fehlerspurzeigerflipflop 8, d. h. bei einer fehlerfrei empfangenen ECC-Gruppe, korrigiert wird. Bei einerfehlerfreien ECC-Gruppe sind die Fehlersignale EG1.. EG 3 nicht aktiv, und das Fehlerspurzeigerflipflop 8 bleibt rückgesetzt, wodurch der Zähler 13, falls er sich im Zustand „fehlerhafte ECC-Gruppe" befindet, gekennzeichnet durch einen Η-Pegel des werthöchsten Zählerausgangs, über das aktivierte Antivalenzglied 11 auf den Wert „7" geladen wird. Das geschieht zeitlich dann, wenn die ECC-Gruppe vollständig empfangen wurde (ECCFULL = H) und die zweite Taktphase T2 anliegt. Nachfolgend hat der werthöchste Zählerausgang L-Pegel, so daß das Antivalenzglied 11 deaktiviert und der Zähler 13 auf ,^Zählen" gestellt wird. Die Zählrichtung ist durch den L-Pegel des Ausgangs des Fehlerspurzeigerflipflop 8 auf „rückwärts" festgelegt. Sind die folgenden ECC-Gruppen alle fehlerfrei, zählt der Zähler 13 rückwärts, bis das Übertragssignal aktiv wird. Das Übertragssignal, veknüpft mit dem Zählerstand über das UND-Glied 16, aktiviert das Signal NOECOUNT während der dritten Taktphase T3 und setzt damit das Dauerzeigerflipflop 17 zurück, so daß über das ODER-Glied 3 in der Fehlerkorrektur 5 diese Spur als „fehlerfrei" gemeldet wird, falls nicht andere Bedingungen, beispielsweise das über das Signal OCOND gesetzte Totspurflipflop 19, das weitere Austasten dieser Spur signalisieren. Die Zählfolge des Zählers 13 wird sofort durch einen Ladevorgang unterbrochen, wenn das Fehlerspurzeigerflipflop 8 zum Zeitpunkt ECCFULL = H einen anderen Pegel an seinem Ausgang ETP aufweist, als er bei der vorhergehenden ECC-Gruppe vorhanden war. Ansonsten wird die Zählrichtung bis zum Aktivwerden des Zählerübertragssignals beibehalten.repeats until the counter 13 generates a carry signal, which, linked to the count, via the AND gate 15, the signal ECOUNT with the third clock phase T3 is active and the Dauerzeigerflipflop 17 sets. This set Dauerzeigerflipflop 17 influenced via the OR gate 3, the error correction 5 so that this track even when not set error track flip-flop 8, d. H. with an error-free received ECC group, is corrected. For an ECC fault-free group, the error signals EG1 .. EG 3 are not active, and the fault-track flip-flop 8 remains reset, whereby the counter 13, if it is in the "faulty ECC group" state, is characterized by a Η-level of the most significant counter output , is loaded via the activated antivalence element 11 to the value "7". This happens in time when the ECC group has been completely received (ECCFULL = H) and the second clock phase T2 is present. Subsequently, the most significant counter output has an L level, so that the exclusive comparator 11 is deactivated and the counter 13 is set to "count." The count direction is set to "backward" by the L level of the output of the error track pointer flip-flop 8. If the following ECC groups are all error free, counter 13 counts backwards until the carry signal becomes active. The carry signal, linked to the count via the AND gate 16, activates the signal NOECOUNT during the third clock phase T3 and thus resets the Dauerzeigerflipflop 17, so that reported via the OR gate 3 in the error correction 5 this track as "error-free" If no other conditions, for example the dead-track flip-flop 19 set via the signal OCOND, signal the further blanking of this track, the counting sequence of the counter 13 is immediately interrupted by a charging process, if the error track flip-flop 8 has a different level at its time at ECCFULL = H Otherwise, the count direction is maintained until the count carry signal becomes active.

Zählfolge: ETPCounting sequence: ETP F3_n F3 _n Di_n Di _n LL VRVR CC F3210_n+l F3210 _{n + l} P BemerkungenP remarks 0. 10. 1 00 88th 11 11 -»·- »· 10001000 0 Laden Zähler auf 8 (über ETP)0 loading counter to 8 (via ETP)

0 0 0 00 0 0 0

0 00 0

1001 0 vorwärts zählenCount 1001 0 forward

(über ECCFULL) 1010 0"(via ECCFULL) 1010 0 "

1111 0"1111 0 "

0 000 1 COUNTOVER = I0 000 1 COUNTOVER = I

(P= 1,FO = O)(P = 1, FO = O)

fehlerhafteerroneous

ECC-GruppenECC groups

0.0th 00 11 77 11 00 -» 0111- »0111 0 Laden Zähler auf 70 Load counter on 7 00 fehlererror (über ETP)(via ETP) 00 freiefree 1.1. 00 00 1515 00 00 -» 0110- »0110 0 rückwärts zählenCount 0 backwards 1NO COUNT OVER = I1NO COUNT OVER = I ECC-ECC (über ECCFULL)(via ECCFULL) (P=-I₁FO= 1)(P = -I ₁ FO = 1) Gruppengroups 2.Second 00 00 1515 00 00 -> 0101-> 0101 7.7th 00 00 1515 00 00 -> 0 000 -> 0 000 8.8th. 00 00 1515 00 00 -> 1111-> 1111

Die vorliegende Schaltungsanordnung ist auch zum Austasten und Wiedereinordnen von Spuren beim PE-Verfahren geeignet. Dabei könnte z.B. ein Fehlersignal EG1...EG3dem Paritätsfehler zugeordnet sein. Die Signale GCRFULL und ECCFULL müßten bei jedem empfangenen Zeichen erzeugt werden.The present circuitry is also suitable for blanking and re-registering tracks in the PE process. It could e.g. an error signal EG1... EG3 must be assigned to the parity error. The signals GCRFULL and ECCFULL would have to be generated for every character received.

Claims

Claim:

Circuit arrangement for hiding and re-registering faulty tracks in an IV) agnetbandgerätesteuereinheit with pointer flip-flops, which are supplied with error signals, and with counters that generate when certain states output signals, characterized in that per track, a counter (13) is provided, wherein the output (ETP) of a fault track flip-flop (8) on a part of the data inputs and the forward-backward input of the counter (13) is guided, and that it further together with an output of the counter (13) via an antivalcine (11) on the Charging input of the counter (13) is connected, wherein the clock input of the counter (13) via an AND gate (12) with a data group signal (ECCFULL) is connected, that an output of the counter (13) with the other part of the data inputs of the counter (13) is connected and the carry output of the counter (13) is connected to two AND gates (15,16), wherein another input g of the one AND gate (16), a further counter output is performed, which is also connected to the other AND gate (15), wherein both AND gates (15,16) are subjected to a third clock phase (T3) and the Outputs (NOECOUNT, ECOUNT) of these AND gates (15,16) are guided to the inputs of the Dauerzeigerflipflop (17), wherein the output (PERSE) via an OR gate (3) with an error correction (5) is connected, this OR gate (3) is still occupied by the output (ETP) of the error track pointer flip-flop (8).

For this

2 pages drawings

Field of application of the invention

The invention relates to a circuit arrangement for hiding and re-registering faulty tracks in a device control unit for magnetic tape devices, in particular for the transmission of GCR characters.

Characteristic of the known technical solutions

If GCR characters are transferred from a magnetic tape device to a connected device control unit, it is necessary to transmit as many characters as possible without errors. The coding of the characters and their arrangement in ECC groups make it possible, by means of appropriate methods and circuit arrangements, to correct the erroneous information even if two tracks are faulty (see US Pat. No. 3,800,281,37,843,339). In addition to the primary error detection circuit arrangements have become known, which monitor the occurrence of errors in an ECC group track by track and hide this track (US-PS 3821703), when a certain number of consecutive characters in this track are faulty. Subsequently, this hidden track is prepared for readjustment when a certain number of consecutive characters have been error free. The reordering takes place when the resynchronization group is received. This method makes it possible, in the case of a short-term disturbance smaller than the predetermined number of erroneous characters, to continue to cooperate with this track with the intervention of the error correction device. Re-ordering, on the other hand, will not be prepared until the quality of the data being played back and executed when the resynchronization group has been received. A developed for this procedure, which is used in the tape recorder control unit Memorex 3221/3222 leads, track by track error signals disjunctive to a first flip-flop group (valid pointer), which subsequently carried out a correction of the received character and another flip-flop group is set. The outputs of this flip-flop group go to a 9-bit register, the outputs of which are once switched to antivalence gates via inverters and to antivalence gates via D flip-flops. The outputs of the exclusive-OR gates go to the load inputs of error counters and cause a reset (load the counter to zero) or count (load signals not active) these counters when an ECC group is composed. When one of the counters reaches count 8, the track is blanked because eight consecutive corrections have been made in that track, or the valid pointer flip flop associated with that track is reset when eight consecutive ECC groups have failed.

This circuit arrangement is very complicated, since for each track four flip-flops, a counter and a plurality of logic gates, such as Antivalenzglieder, negators, NANDs u. Ä. Be used. Another circuit arrangement is, as already mentioned, ^in: US Patent represented 3,821,703th There are once cached hardware pointers in latch circuits, and on the other lead further pointer signals together with correction signals in the data transfer cycle ABC for setting pointer locks whose outputs are disjunctively guided with the hardware pointer signals to pointer memory counter. These counters store the statement about eight error-free data segments. Via a counter following each counter, which evaluates the content of the counter, valid pointer locks are reset at the end of cycle ABC when the pointer locks are off. The pointer lock signals, on the other hand, directly set the valid pointer locks and cause the counting of permanent pointer counters. If the pointer locks for twelve data segments remain set, the duration counters are also at the value 12, whereby a continuous lock following each of these counters is set. About AND-OR gates blanking latches (DTL) are set. This circuit requires in addition to the many locking circuits two counters per track and in addition several logic gates.

Object of the invention

The aim of the invention is to provide a simple circuit, which has a higher reliability and requires less testing effort while increasing the availability of information.

Characteristic of the known technical solutions

The invention has for its object to perform the circuit arrangement for hiding and re-associating faulty tracks so that while maintaining the fault monitoring in each lane with a given type spectrum