CZ278768B6 - Two-layer neuron network - Google Patents
Two-layer neuron network Download PDFInfo
- Publication number
- CZ278768B6 CZ278768B6 CS903607A CS360790A CZ278768B6 CZ 278768 B6 CZ278768 B6 CZ 278768B6 CS 903607 A CS903607 A CS 903607A CS 360790 A CS360790 A CS 360790A CZ 278768 B6 CZ278768 B6 CZ 278768B6
- Authority
- CZ
- Czechia
- Prior art keywords
- input
- synapse
- output
- logical
- synapses
- Prior art date
Links
Landscapes
- Image Analysis (AREA)
Abstract
Description
Vynález se týká dvouvrstvé umělé neuronové sítě s binární reprezentací vstupních a výstupních signálů. Síť je určena pro klasifikátory signálů nebo obrazců a zařízení pro rozpoznávání znaků.The invention relates to a two-layer artificial neural network with binary representation of input and output signals. The network is designed for signal or pattern classifiers and character recognition devices.
Každá síť sestává z několika neuronů a řiditelných, popřípadě pevných spojů označených jako synapse. Synapse realizují operaci násobení vstupního signálu vahou, neurony sčítání a nelineární charakteristiku. Obvyklé umělé neuronové sítě s binárními vstupy a výstupy jsou v principu vždy analogové a jejich realizace je analogová nebo číslicová. Analogové sítě se používají pro vytváření aritmetických operací a zapamatování vah prostředky analogové techniky. Analogové pevné sítě přestavují v podstatě odporovou síť. Číslicové sítě používají k témuž účelu prostředky mikroprocesorové techniky.Each network consists of several neurons and controllable or fixed links designated as synapses. Synapses realize the operation of multiplying the input signal by weight, adding neurons and non-linear characteristic. Conventional artificial neural networks with binary inputs and outputs are in principle always analog and their implementation is analog or digital. Analog networks are used to create arithmetic operations and memorize scales using analog technique. Analog fixed networks are essentially a resistive network. Digital networks use microprocessor technology for the same purpose.
Nevýhodou analogových neuronových síti je složitá konstrukce synapsí a obtíže se zapamatováním informace c stavu spoje. Nevýhodou jednoúčelových odporových umělých neuronových sítí jsou značné požadavky na úzké tolerance odporů popřípadě kondenzátorů charakterizujících váhy synapsí. Nevýhodou číslicové realizace sítí je její složitost, protože každá synapse musí alespoň přibližně realizovat násobení a umělý neuron musí realizovat aspoň přibližně sčítání mnoha signálů.The disadvantage of analog neural networks is the complex construction of synapses and the difficulty of memorizing link state information. The disadvantage of single-purpose resistive artificial neural networks is the considerable requirement for narrow tolerances of resistors or capacitors characterizing synapses weights. The disadvantage of digital realization of networks is its complexity, because each synapse must at least approximately realize multiplication and the artificial neuron must realize at least approximately the summation of many signals.
Shora uvedené nedostatky odstraňuje dvouvrstvá neuronová síť podle vynálezu, jejíž podstatu tvoří následující obvodové uspořádání. První vstupní svorka je připojena současně přes první synapsi na první vstup prvního členu logického součinu, přes druhou synapsí na první vstup druhého členu logického součinu až přes k-tou synapsi na první vstup k-tého členu logického součinu. Druhá vstupní svorka je připojena současně přes první synapsi na druhý vstup prvního členu logického součinu, přes druhou synapsi na druhý vstup druhého členu logického součinu, až n-tá vstupní svorka je připojena současně přes první synapsi na n-tý vstup prvního členu logického součinu až přes k-tou synapsi na n-tý vstup k-tého členu logického součinu. Výstup prvního členu logického součinu je připojen současně přes první synapsi na první vstup prvního členu logického součtu, přes druhou synapsi na první vstup druhého členu logického součtu až přes m-tou synapsi na první vstup m-tého členu logického součtu. Výstup druhého členu logického součinu je připojen současně přes první synapsi na druhý vstup prvního členu logického součtu, přes druhou synapsi na druhý vstup druhého členu logického součtu a přes m-tou synapsi na druhý vstup m-tého členu logického součtu až výstup k-tého členu logického součinu je připojen současně přes první synapsi na k-tý vstup prvního členu logického součtu, přes druhou synapsi na k-tý vstup druhého členu logického součtu, až přes m-tou synapsi na k-tý vstup m-tého členu logického součtu. Výstup prvního členu logického součtu je připojen k první výstupní svorce, výstup druhého členu logického součtu je připojen k druhé výstupní svorce až výstup m-tého členu logického součtu je připojen k m-té výstupní svorce. .The above-mentioned drawbacks are overcome by the two-layer neural network according to the invention, the essence of which is the following peripheral arrangement. The first input terminal is connected simultaneously through the first synapse to the first input of the first logical product member, through the second synapse to the first input of the second logical product member through the k-th synapse to the first input of the k-th logical product. The second input terminal is connected simultaneously through the first synapse to the second input of the first logical product member, through the second synapse to the second input of the second logic product, until the nth input terminal is connected simultaneously through the first synapse to the nth input of the first logical product member to through the k-th synapse to the n-th input of the k-th logical product. The output of the first logical product is coupled simultaneously through the first synapse to the first input of the first logical sum member, through the second synapse to the first input of the second logical sum member up to the m th synapse to the first input of the m-th logical sum member. The output of the second logical product is connected simultaneously through the first synapse to the second input of the first logical sum member, through the second synapse to the second input of the second logical sum member and through the m-th synapse to the second input of the m-th logical sum member to the k-th output the logical product is coupled simultaneously through the first synapse to the k-th input of the first logical sum member, through the second synapse to the k-th input of the second logical sum member, through the m-th synapse to the k-th input of the m-th logical sum member. The output of the first logical sum member is connected to the first output terminal, the output of the second logical sum member is connected to the second output terminal until the output of the m-th logical sum member is connected to the m-th output terminal. .
Obvod podle vynálezu podstatně zjednodušuje operace násobení a sčítání jejich redukcí na logický součin a logický součet. Předností řešení podle vynálezu je zejména jednodúčhost konstrukce umělého neuronu a řízení synapse a vysoká rychlost při klasiThe circuit according to the invention substantially simplifies the operations of multiplying and adding them by reducing them to a logical product and a logical sum. The advantage of the solution according to the invention is in particular the unanimity of artificial neuron construction and synapse control and high velocity in the ear
-1CZ 278768 B6 fikaci a rozpoznávání, což je dáno tím, že síť se v této funkci chová jako kombinační logický obvod.This is because the network acts as a combinational logic in this function.
Jedno z možných provedení binární neuronové sítě je znázorněno na připojených výkresech, kde na obr. 1 je základní zapojení binární neutronové sítě podle vynálezu, na obr. 2 je znázorněno zapojení synapse, na obr. 3, 4 a 5 jsou možná zapojení samočinně se nastavující synapse a na obr. 6 je jedno z možných zapojení pro řízení postupu nastavení, přičemž tato zapojení lze mezi sebou kombinovat.One possible embodiment of a binary neural network is shown in the accompanying drawings, in which Fig. 1 shows the basic connection of the binary neutron network according to the invention, Fig. 2 shows the connection of the synapse, Figs. 3, 4 and 5 are self-adjusting connections. 6 and FIG. 6 is one of the possible connections for controlling the adjustment procedure, which connections can be combined with one another.
Binární neuronová síť podle vynálezu sestává z prvního, druhého až k-tého členu 1·^, 12 až lk logického součinu, které jsou svými vstupy přes první, až kn-té synapse £^ až £kn připojeny k první, až n-té vstupní svorce 4 , 42 až 4n. Výstupy členů 1-^, 12 až lk logického součinu jsou potom připojeny přes první, druhé až mk-té synapse 6·^ až 6mk ke vstupům prvního, druhého až mk-tého členu k první, druhé až m-té výstupní svorce 9^, 92 až —m'Binary neural network according to the invention consists of the first, second to k-th element 1 · ^ 1 2 and l to the AND gate, which with their inputs through first to Kn-th synapse £ ^ to £ CN connected to the first to n -the input terminal 4, 4 2 to 4 n . Outputs I1 members, 1 to 2 l for ANDing are then connected through the first, second to mk-th synapse 6 · ^ to 6 kp to inputs of the first, second to mk-th element to the first, the second to m-th output terminal 9 ^, 9 2 to —m '
První, až kn-tá synapse £^ až £kn a první, až mk-tá synapse 6.-^ až £mk je tvořena třípolohovým přepínačem 2^ a řídící pamětí 5 a inventorem 10, přičemž první druhá až mk-tá synapse 6-^ až 6,mk může být tvořena také dvoupolohovým přepínačem 2.2 · V popsaném provedení je dvoupolohový přepínač £2 spojen s řídicí pamětí s alespoň dvěma výstupy. Jeden z vstupů je připojen ke vstupu 11 nulování a druhý ke členu 17 logického součinu. Jeden vstup tohoto členu 17 logického součinu je spojen se vstupem synapse, druhý se svorkou 12 pro vstup požadované odezvy a třetí se svorkou 13 povelu nastavení. V dalším možném provedení je vstup řídicí paměti £ odpovídajících synapsí £ spojen s výstupem logického obvodu 14, jehož vstupy jsou spojeny s výstupem odpovídajícím členu 1 logického součinu, se svorkami 12 pro vstup požadované odezvy a s výstupy řídicích pamětí 5 jednotlivých synapsí 6, které jsou připojeny k výstupu tohoto členu 1 logického součinu, na jehož vstup je připojena příslušná synapse £.The first to the mth synapses 6 to 8 kn and the first to the mk synapses 6 to 8 mk are constituted by a three-position switch 2 and a control memory 5 and an inventory 10, the first to the mk synapses 6 - ^ to 6 kp can be made of the second two-position switch 2 · In the described embodiment is a two position switch £ 2 connected to a control memory having at least two outputs. One of the inputs is connected to the reset input 11 and the other to the logic product 17. One input of this logical product member 17 is coupled to the synapse input, the other to the desired response input terminal 12 and the third to the setup command terminal 13. In another possible embodiment, the input of the control memory 8 corresponding to the synapses 6 is connected to the output of the logic circuit 14, the inputs of which are connected to the output corresponding to the logical product 1, to the desired response input terminals 12 and to the output of this logical product member 1 to which the associated synapse £ is connected.
Znázorněné zapojení pro řízení postupu nastavení sítě, sestává z posuvného registru 15, jehož první výstup je připojen ke vstupům řídicích pamětí 5 všech synapsí £1;l až £ln, druhý k vstupům řídicích pamětí 5 synapsí £21 až £2n až k-tý výstup je připojen ke vstupům řídicích pamětí 5 synapsí £k1 až £kn. Dále je možno první výstup posuvného registru 15 připojit ke vstupům řídicích paměti 5 synapsí 61;L až 6ml, druhý ke vstupům řídících pamětí 5 synapsí 612 až 6m2 až k-tý výstup ke vstupům pamětí 5 synapsí 6lk až 6mk.The illustrated configuration for controlling the network setup procedure consists of a shift register 15, the first output of which is connected to the control memory inputs 5 of all synapses £ 1; 1 to £ 1n , the second to the inputs of the control memories 5 of synapses £ 21 to £ 2n to the th. the output is connected to inputs of control memories 5 of synapses £ k1 to £ kn . Further, the first output of the shift register 15 connect to the inputs of a control memory 5 synapses 6 1; L to 6 mL, second to inputs of the control memory 5 synapses 6 12-6 m2 to-th output to the inputs of the memory 5 synapses 6 lk to 6 kp .
Člen logického součtu může mít třístavový výstup. Vstup 16 řízení třetího stavu je potom spojen se svorkou 13 povelu nastavení. Svorky 12 pro vstup požadované odezvy lze potom spojitA logical sum member can have a three-state output. The third state control input 16 is then coupled to terminal 13 of the adjustment command. The desired response input terminals 12 can then be coupled
-2CZ 278768 B6 s odpovídajícími výstupními svorkami 9.χ, až 9m. Součtové členy 93 až 8m je množné vybavit třístavovým výstupem a potom spojit svorky 12 pro výstup požadované odezvy a odpovídajícími výstupními svorkami 9,y až 9^.-2GB 278768 B6 with corresponding output terminals 9.χ, up to 9 m . Adder 9 3-8 m is plural equip three state output and then connect terminal 12 to output the required response and the corresponding output terminals 9, characterized through 9.
V režimu nastavení sítě se vhodnými signály na vstupech řídicích pamětí 5 určí jejich stavy, a tím i polohy přepínačů 2a 2.2 jednotlivých synapsí 31]L až 3.·^ a 631 až 6^. Přitom se na vstupní svorky 4.1 až 4n sítě přivádí vzor a na svorky 12 pro vstup požadované odezvy požadovaná odezva sítě. Jeden ze způsobů nastavení paměti 5 synapsí 6. je založen na tom, že člen 1 logického součinu vyšle na vstup paměti 5 signál k nastavení takového stavu paměti, že dvoustavový přepínač 2.2 spojí vstup a výstup synapse 6 přímo, když současně na /stupu synapse a na svorce 12 pro vstup požadované odezvy je signál log. 1. Není-li tato podmínka splněna, přepínač 29 nespojí vstup a výstup synapse 6. Jeden ze způsobů nastavení paměti 5 synapsí 3. spočívá v tom, že paměť 5 se nastaví tehdy, jestli na jeden z jejích vstupů přiveden na povel k nastavení a na další vstup přiveden signál log. 1 z výstupu příslušného členu 1 logického součinu. Paměť 5 se přitom nastaví tak, je-li na vstup synapse signál log. 1, přepínač 2_i spojuje vstup s výstupem synapse přímo, a nebo je-li na vstupu synapse signál log. 0, přepínač 2.1Z spojuje vstup s výstupem synapse přes inventor 10. Jiný ze způsobů nastavení paměti 5 synapsí 2 spočívá v tom, že paměť 5 se nastaví tehdy, je-li na jeden z jejích vstupů převeden signál z logického obvodu 14. a tento signál vzniká tehdy, když současně na výstupu příslušného členu 1 logického součinu je signál log. 1 a přitom přepínačeIn setting mode, the network with appropriate signals on the control inputs of the memory 5 determines their states and thus the position of the switches 2 and 3 of each synapse 2.2 1] L to 3 · 6 ^ and ^ 31-6. Here, the fourth input terminals 1 to 4 N network pattern and is fed to input terminal 12 to the desired response required response network. One way of adjusting memory 5 of synapses 6 is that the logic product member 1 sends a signal to the memory input 5 to adjust the memory state such that the two-state switch 2.2 connects the input and output of synapse 6 directly when simultaneously on / sync stage. at terminal 12 for input of the desired response is a log signal. 1. If this condition is not met, the switch 2 9 does not connect the input and output of synapse 6. One way to set the memory 5 of the synapses 3 is that the memory 5 is set if one of its inputs is brought to the set command and the next input is connected to the log. 1 from the output of the respective logic product 1. The memory 5 is set when the synapse input is a log signal. 1, switch 21 connects the input to the synapse output directly, or if there is a log signal at the synapse input. 0, switch 2. 1Z connects the input to the output of the synapse via the inventor 10. Another way of adjusting the memory 5 of the synapses 2 is that the memory 5 is set when a signal from the logic circuit 14 is converted to one of its inputs. this signal arises when the output of the respective logic product 1 is simultaneously the signal of the log. 1 and the switches
2.J, respektive 2.2 synapsí 6, připojených k výstupu téhož členu 1 logického součinu jsou bud' v polohách kdy nespojují vstupy a výstupy synapsí 6 přímo, a nebo jsou v poloze, kdy nespojují vstupy a výstupy synapsí 6. přímo a je současně na svorce 12 pro vstup požadované odezvy signál log. 1. V režimu klasifikace se paralelní binární signál přivádí na vstup svorky 4_i až 4_n sítě. Signál projde síti jako kombinačním obvodem a na výstupních svorkách až 2m vznikne paralelní výstupní signál, to jest odezva sítě.2.J and 2.2, respectively, of synapses 6 connected to the output of the same logic product 1 are either in positions where they do not connect inputs and outputs of synapses 6 directly, or are in a position where they do not connect inputs and outputs of synapses 6 directly and terminal 12 for input of the desired response signal log. 1. In the classification of the parallel digital signal fed to the input terminals 4 to 4i n networks. The signal passes through the network as a combinational circuit and produces a parallel output signal at the output terminals of up to 2 m , ie the network response.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS903607A CZ278768B6 (en) | 1990-07-19 | 1990-07-19 | Two-layer neuron network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS903607A CZ278768B6 (en) | 1990-07-19 | 1990-07-19 | Two-layer neuron network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS360790A3 CS360790A3 (en) | 1992-02-19 |
| CZ278768B6 true CZ278768B6 (en) | 1994-06-15 |
Family
ID=5376619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS903607A CZ278768B6 (en) | 1990-07-19 | 1990-07-19 | Two-layer neuron network |
Country Status (1)
| Country | Link |
|---|---|
| CZ (1) | CZ278768B6 (en) |
-
1990
- 1990-07-19 CZ CS903607A patent/CZ278768B6/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS360790A3 (en) | 1992-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Takefuji et al. | Artificial neural networks for four-coloring map problems and K-colorability problems | |
| US4951239A (en) | Artificial neural network implementation | |
| EP0476159B1 (en) | Programmable neural logic device | |
| US5087826A (en) | Multi-layer neural network employing multiplexed output neurons | |
| EP0349007A3 (en) | Semiconductor integrated circuit for neural network | |
| CA2149478A1 (en) | Innovative neuron circuit architectures | |
| KR900006863A (en) | Neural net work system | |
| US4983961A (en) | Three stage non-blocking switching array | |
| CZ278768B6 (en) | Two-layer neuron network | |
| GB1220725A (en) | Self-organizing control system | |
| KR102514931B1 (en) | Expandable neuromorphic circuit | |
| International Neural Network Society (INNS), the IEEE Neural Network Council Cooperating Societies et al. | The Lneuro-chip: a digital VLSI with on-chip learning mechanism | |
| EP0834817B1 (en) | Programmed neural module | |
| US5371413A (en) | Process and arrangement for the Boolean realization of adaline-type neural networks | |
| JP3224831B2 (en) | Neural network device | |
| JPH11338844A (en) | Ignition number control type neural circuit device | |
| DE69819718D1 (en) | ASSOCIATIVE NEURONAL NETWORK | |
| Matsuoka | An associative network with cross inhibitory connections | |
| SIMPSON | Neural network paradigms | |
| Wawryn et al. | Prototyping of wta anns using fpaa devices | |
| Dancik | Introduction to neural networks | |
| KR100342886B1 (en) | Method of learning binary system | |
| Song et al. | A Compact VLSI Implementation of Neural Networks | |
| Morsi et al. | Implementation of logic circuits using a novel design of a reconfigurable feedforward artificial neural network approach | |
| Mueller et al. | A programmable analog neural computer and simulator |