CS277678B6 - Circuit arrangement for master computer restart evaluation - Google Patents
Circuit arrangement for master computer restart evaluation Download PDFInfo
- Publication number
- CS277678B6 CS277678B6 CS913055A CS305591A CS277678B6 CS 277678 B6 CS277678 B6 CS 277678B6 CS 913055 A CS913055 A CS 913055A CS 305591 A CS305591 A CS 305591A CS 277678 B6 CS277678 B6 CS 277678B6
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- circuit
- restart
- evaluation circuit
- Prior art date
Links
- 238000011156 evaluation Methods 0.000 title claims abstract description 41
- 230000015654 memory Effects 0.000 claims abstract description 26
- 230000011664 signaling Effects 0.000 claims abstract description 22
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 13
- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000013479 data entry Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012369 In process control Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
Abstract
Sestává z centrálního procesoru (1), spojeného Jednak s obvodem (8) pro vyhodnocení teplého restartu a Jednak s multlplexorem (10), jehož výstupy Jsou spojeny se zaváděcí pamětí (11) a operační pamětí (14). Skupinové obousměrné výstupy obou pamětí (11, 14) a centrálního procesoru (1) Jsou připojeny na datovou a adresovou sběrnici (12, 13). Obvod (2) vyhodnocení napětíJe spojen s obvodem (3) pro vyhodnocení studeného restartu, propojeného s prvním a druhým signalizačním obvodem (6, 7), s incializační linkou (15) mikropočítače a s obvodem (8) pro vyhodnocení teplého restartu, propojeného zároveň s komparátorem (4) parity a s obvodem (5) pro hlídání běhu programu, jehož výstup Je spojen s druhým signalizačním obvodem (7). a jehož skupinový vstup je spojen s adresovou sběrnicí (13), Výstup komparátoru (4) parity je spojen s prvním signalizačním obvodem (6) a jeho skupinový vstup je spojen s datovou sběrnicí (12). Adresová sběrnice (13) je dále propojena se skupinovým vstupem komparátoru (9) adresy, Jehož výstup je spojen se vstupem multiplexoru (10).It consists of a central processor (1) connected First, with a circuit (8) for evaluating the warm one Restart and Secondly with the multllexer (10) Outputs Connected to Boot Memory (11) a operating memory (14). Group bidirectional outputs of both memories (11, 14) and central processor (1) They are attached to data and address bus (12, 13). Circuit (2) evaluation voltage is connected to circuit (3) for evaluation a cold restart connected to the first and with the second signaling circuit (6, 7), with the initialization circuit line (15) microcomputers and circuits (8) to evaluate the warm restart, interconnected simultaneously with the parity comparator (4) and the circuit (5) to run a program whose output is connected to the second signaling circuit (7). and whose group input is associated with an address by bus (13), the parity comparator output (4) is connected to the first signaling circuit (6) and its group entry is linked to a data entry bus (12). The address bus (13) is further coupled with comparator group input (9) address whose output is connected to the input multiplexer (10).
Description
Oblast techniky 'Field of technology
Vynález se týká zapojení pro vyhodnocení restartu řídícího počítače, pracujícího zejména v řídících systémech technologických procesů.The invention relates to a circuit for evaluating the restart of a control computer, operating in particular in process control systems.
Dosavadní stav technikyPrior art
V řídících systémech technologických objektů pro řízení v reálném čase je nutno vyhodnocovat nejen stav a chování řízeného technologického objektu, ale i stav řídícího mikropočítače. Součástí řídícího počítače bývají i obvody pro vyhodnocení chodu mikropočítače popsané v např. PV 455-90, obvody pro vyhodnocení parity, obvody vyhodnocení napájecího napětí a další. V případě chybného stavu řídícího počítače je nutné v závislosti na typu poruchy provést odpovídající akci, přičemž není vhodné vždy nestartovat všechny periferie řídícího počítače, neboť by to mohlo vést i k případnému poškození řízeného technologického objektu.In the control systems of technological objects for real-time control, it is necessary to evaluate not only the state and behavior of the controlled technological object, but also the state of the control microcomputer. The control computer also includes circuits for evaluating the operation of the microcomputer described in eg PV 455-90, circuits for evaluating parity, circuits for evaluating the supply voltage and more. In the event of a faulty state of the control computer, it is necessary to take appropriate action depending on the type of fault, and it is not advisable to always start all peripherals of the control computer, as this could lead to possible damage to the controlled technological object.
Podstata vynálezuThe essence of the invention
Uvedený problém řeší zapojení pro vyhodnocení restartu řídícího počítače podle vynálezu, sestávající z centrálního procesoru, obvodu pro vyhodnocení napětí, obvodu pro vyhodnocení studeného restartu, komparátoru parity, obvodu pro hlídání běhu programu, prvního a druhého signalizačního obvodu, obvodu pro vyhodnocení teplého restartu, komparátoru adresy, multiplexoru, zaváděcí paměti, datové a adresové sběrnice a inicializační linky mikropočítače. Podstata vynálezu spočívá v tom, že centrální procesor je svým prvním výstupem spojen jednak s prvním vstupem obvodu pro vyhodnocení teplého restartu a jednak s prvním vstupem multiplexoru, jehož první výstup je spojen se vstupem výběru zaváděcí paměti a jehož druhý výstup je spojen se vstupem operační paměti. Skupinové obousměrné výstupy zaváděcí paměti a skupinové obousměrné výstupy operační paměti jsou po řadě připojeny na datovou a adresovou sběrnici, na které jsou po řadě připojeny i skupinové obousměrné výstupy centrálního procesoru, jehož druhý výstup je spojen s druhým vstupem obvodu pro vyhodnocení teplého restartu, jehož druhý výstup je připojen na třetí vstup multiplexoru, jehož druhý vstup je spojen jednak se .šestým vstupem obvodu pro vyhodnocení teplého restartu a jednak s výstupem komparátoru adresy. Skupinový vstup komparátoru adresy je připojen na adresovou sběrnici, která je zároveň připojena na skupinový vstup obvodu pro hlídání běhu programu, jehož řídící výstup je spojen s pátým vstupem obvodu pro vyhodnocení teplého restartu, jehož čtvrtý vstup je připojen na řídící výstup komparátoru parity, jehož skupinový vstup je připojen na datovou sběrnici a jehož signalizační výstup je spojen se vstupem prvního signalizačního obvodu, jehož výstup je spojen s třetím vstupem obvodu pro vyhodnocení studeného restartu. Signalizační výstup obvodu pro hlídání běhu programu je spojen se vstupem druhého signalizačního obvodu, jehož výstup je spojen se čvrtým vstupem obvodu pro vyhodnocení studeného restartu, jehož první vstup je spojen s výstupem obvodu vyhodnocení napětí. První výstup obvodu pro vyhodnocení studeného restartu je spojen s třetím vstupem obvodu pro vyhodnocení teplého restartu, jehož první výstup je spojen se vstupem centrálního procesoru a dále druhý výstup obvodu pro vyhodnocení studeného restartu je spojen s inicializační linkou mikropočítače.This problem is solved by a circuit for evaluating the restart of a control computer according to the invention, consisting of a central processor, a voltage evaluation circuit, a cold restart evaluation circuit, a parity comparator, a program run monitoring circuit, first and second signaling circuits, a warm restart evaluation circuit, a comparator. addresses, multiplexer, boot memory, data and address buses and microcomputer initialization lines. The essence of the invention lies in the fact that the central processor is connected by its first output to the first input of the circuit for evaluating warm restart and to the first input of the multiplexer, the first output of which is connected to the boot memory selection input and whose second output is connected to the RAM input. . The group bidirectional boot memory outputs and the group bidirectional RAM outputs are connected in series to the data and address bus, to which the group bidirectional outputs of the central processor are connected in series, the second output of which is connected to the second input of the warm restart evaluation circuit. the output is connected to the third input of the multiplexer, the second input of which is connected to the sixth input of the circuit for evaluating the warm restart and to the output of the address comparator. The group input of the address comparator is connected to the address bus, which is also connected to the group input of the program run monitoring circuit, the control output of which is connected to the fifth input of the warm restart evaluation circuit, the fourth input of which is connected to the control output of the parity comparator. the input is connected to the data bus and whose signaling output is connected to the input of the first signaling circuit, the output of which is connected to the third input of the cold restart evaluation circuit. The signaling output of the program run monitoring circuit is connected to the input of the second signaling circuit, the output of which is connected to the fourth input of the cold restart evaluation circuit, the first input of which is connected to the output of the voltage evaluation circuit. The first output of the cold restart evaluation circuit is connected to the third input of the warm restart evaluation circuit, the first output of which is connected to the input of the CPU and further the second output of the cold restart evaluation circuit is connected to the microcomputer initialization line.
Druhý vstup obvodu pro vyhodnocení studeného restartu může býti přes tlačítko uzemněn.The second input of the cold restart evaluation circuit can be grounded via the button.
Výhoda zapojení pro vyhodnocení restartu řídícího počítače podle vynálezu spočívá oproti známým zapojením ve zjednodušení obvodové řešení, tj. snížení počtu součástek, ve zvýšení spolehlivosti chodu řídícího mikropočítače a řízeného technologického objektu a tím i ve zvýšené ochraně řízeného objektu před poškozením.The advantage of the circuit for evaluating the restart of the control computer according to the invention lies in the simplification of the circuit solution, i.e. reduction of the number of components, in increasing the reliability of the control microcomputer and the controlled technological object and thus in increased protection of the controlled object from damage.
Přehled obrázků na výkresechOverview of figures in the drawings
Na přiloženém výkresu je uvedeno zapojení pro vyhodnocení restartu řídícího počítače v blokovém schématu.The attached drawing shows the circuit for evaluating the restart of the control computer in a block diagram.
Příklad provedení vynálezuExample of an embodiment of the invention
Centrální procesor 1 je svým prvním výstupem 110 připojen na první vstup 81 obvodu 8 pro vyhodnocení teplého restartu a na první vstup 101 multiplexoru 10, jehož první výstup 104 je přiveden na vstup 111 výběru zaváděcí paměti 11 a jehož druhý výstup 105 je spojen se vstupem 141 operační paměti 14. Skupinové obousměrné výstupy 112, 113 zaváděcí paměti 11 a skupinové obousměrné výstupy 142 a 143 operační paměti 14 jsou po řadě připojeny na datovou a adresovou sběrnici 12./ 13 , na něž jsou po řadě připojeny i skupinové obousměrné výstupy 140, 150 centrálního procesoru 1. Druhý výstup 120 centrálního procesoru 1 je připojen na druhý vstup 82 obvodu 8. pro vyhodnocení teplého restartu, jehož druhý výstup 88 je připojen na třetí vstup 103 multiplexoru 10· Druhý vstup 102 multiplexoru 10 je spojen jednak se šestým vstupem 86 obvodu 8. pro vyhodnocení teplého restartu a jednak s výstupem 92 komparátoru 9 adresy, jehož skupinový vstup 91 je připojen na adresovou sběrnici 13, která je zároveň připojena na skupinový vstup 51 obvodu 5 pro hlídání běhu programu. Řídící výstup 52 obvodu 5 pro hlídání běhu programu je připojen na pátý vstup 85 obvodu 8. pro vyhodnocení tepelného restartu, jehož čtvrtý vstup 84 je spojen s řídícím výstupem 42 komparátoru 4 parity. Skupinový vstup 41 komparátoru 4 parity je připojen na datovou sběrnici 12 a jeho signalizační výstup 43. je spojen se vstupem 61 prvního signalizačního obvodu 6, jehož výstup 64 jespojen s třetím vstupem 35 obvodu 2 pro vyhodnocení studeného restartu. Signalizační výstup 53 obvodu 5 pro hlídání běhu programu je spojen se vstupem 71 druhého signalizačního obvodu 2/ jehož výstup 74 je spojen se čtvrtým vstupem 36 obvodu 2 pro vyhodnocení studeného restartu - Dále výstup 21 obvodu 2 vyhodnocení napětí je spojen s prvním vstupem 31 obvodu 2 pro vyhodnocení studeného restartu, jehož druhý vstup 32 je přes tlačítko 16 uzemněn a jehož první výstup 33 je spojen s třetím vstupem 83 obvodu 8 pro vyhodnocení teplého restartu a druhý výstup 34 je spojen s inicializační linkou 15 mikropočítače. První výstup 87 obvodu 8 pro vyhodnocení teplého restartu je připojen na vstup 130 centrálního procesoru 1.The central processor 1 is connected by its first output 110 to the first input 81 of the warm restart evaluation circuit 8 and to the first input 101 of the multiplexer 10, the first output 104 of which is connected to the boot memory selection input 111 and whose second output 105 is connected to input 141. of the operating memories 14. The group bidirectional outputs 112, 113 of the boot memory 11 and the group bidirectional outputs 142 and 143 of the operating memory 14 are connected in series to the data and address bus 12./13, to which the group bidirectional outputs 140, 150 are connected in series. The second output 120 of the central processor 1 is connected to the second input 82 of the circuit 8 for evaluating a warm restart, the second output 88 of which is connected to the third input 103 of the multiplexer 10. The second input 102 of the multiplexer 10 is connected to the sixth input 86 of the circuit. 8. for the evaluation of a warm restart and on the one hand with the output 92 of the address comparator 9, the group input 91 of which is connected to the address bus 13, which is at the same time connected to group input 51 of the program run monitoring circuit 5. The control output 52 of the program run monitoring circuit 5 is connected to the fifth input 85 of the thermal restart evaluation circuit 8, the fourth input 84 of which is connected to the control output 42 of the parity comparator 4. The group input 41 of the parity comparator 4 is connected to the data bus 12 and its signaling output 43 is connected to the input 61 of the first signaling circuit 6, the output 64 of which is connected to the third input 35 of the cold restart evaluation circuit 2. The signaling output 53 of the program monitoring circuit 5 is connected to the input 71 of the second signaling circuit 2 / the output 74 of which is connected to the fourth input 36 of the cold restart evaluation circuit 2. Furthermore, the output 21 of the voltage evaluation circuit 2 is connected to the first input 31 of the circuit 2. for evaluating a cold restart, the second input 32 of which is grounded via the button 16 and the first output 33 of which is connected to the third input 83 of the warm restart evaluation circuit 8 and the second output 34 of which is connected to the initialization line 15 of the microcomputer. The first output 87 of the warm restart evaluation circuit 8 is connected to the input 130 of the central processor 1.
Funkce zapojení pro vyhodnocení restartu řídícího počítače je následující:The connection function for evaluating the restart of the control computer is as follows:
Po zapnutí napájecího napětí generuje obvod 2. vyhodnocení napětí inicializační signál na svém výstupu 21. Tento signál je zpracováván obvodem 2 pro vyhodnocení studeného restartu, který jednak na svém druhém výstupu 34 aktivuje signál pro inicializaci celého mikropočítače včetně periferních jednotek, přičemž tento signál je rozveden inicializační linkou 15 (tzv. studený restart), a jednak je svým prvním výstupem 33 spojen s obvodem 8 pro vyhodnocení teplého restartu. Tento obvod jednak nestartuje svým prvním výstupem 87 centrální procesor 2 a jednak přes multiplexor 10 aktivuje vstup 111 výběru zaváděcí paměti 11. Centrální procesor 2 vykonává instrukce ze zaváděcí paměti 11 do té doby, než je komparátorem 9 adresy vyhodnocen skok na předem definovanou adresu, tj. poslední instrukce v zaváděcí paměti 11 musí být skok na tuto adresu. Po vyhodnocení této adresy komparátor 9 adresy generuje na svém výstupu 92 signál, který přes multiplexor 10 dezaktivuje vstup 111 výběru zaváděcí paměti 1+. Tímto je zaváděcí paměť 11 odpojena od datové a adresové sběrnice 112, 113 a na tyto sběrnice je připojena operační paměť 14 mikropočítače. Proces studeného restartu lze vyvolat i uzemněním druhého vstupu 32 obvodu 2 pro vyhodnocení studeného restartu tlačítkem 16.After switching on the supply voltage, the voltage evaluation circuit 2 generates an initialization signal at its output 21. This signal is processed by the cold restart evaluation circuit 2, which on the one hand activates the signal for initialization of the whole microcomputer including peripheral units at its second output 34. initialization line 15 (so-called cold restart), and on the one hand it is connected by its first output 33 to the circuit 8 for evaluating the warm restart. This circuit does not start the first processor 87 with its first output 87 and activates the input 111 of the boot memory selection 11 via the multiplexer 10. The central processor 2 executes instructions from the boot memory 11 until the jump to the predefined address is evaluated by the address comparator 9, i.e. the last instruction in boot memory 11 must be a jump to this address. After evaluating this address, the address comparator 9 generates a signal at its output 92 which deactivates the input 111 of the selection of the boot memory 1+ via the multiplexer 10. Thereby, the boot memory 11 is disconnected from the data and address buses 112, 113 and the operational memory 14 of the microcomputer is connected to these buses. The cold restart process can also be called by grounding the second input 32 of the cold restart evaluation circuit 2 with button 16.
Při správné funkci řídícího mikropočítače se předpokládá cyklické provádění určitých sekcí programu, vykonávaných z operační paměti. Do těchto sekcí je vložena instrukce přístupu na obvod 5 pro hlídání běhu programu. Pokud z jakéhokoliv důvodu program mikropočítače poruší sled vykonávaných instrukcí tak, že se nebudou exekuovat výše popsané kritické sekce programu, obvod 5 pro hlídání běhu programu aktivuje svým signalizačním výstupem 53 druhý signalizační obvod 7 a svým řídícím výstupem 52 obvod 2 pro vyhodnocení teplého restartu. Tento obvod, jak již bylo popsáno u procesu studeného restartu, jednak restartuje svým prvním výstupem 87 centrální procesor 2 a jednak přes multiplexor lé aktivuje vstup 111 výběru zaváděcí paměti 21· Centrální procesor 2 opět začne vykonávat instrukce ze zaváděcí paměti 11. Na rozdíl od studeného restartu není v tomto případě aktivována inicializační linka 15 mikropočítače, tj. periferní jednotky zůstávají v posledním stavu před aktivací obvodu 5 pro hlídání běhu programu a tím též nedojde k náhlé změně stavu řízené technologie. Tento proces tzv. teplého restartu lze vyvolat i při vyhodnocení chyby parity dat komparátorem 4 parity, s tím rozdílem, že chyba parity je signalizována prvním signalizačním obvodem 6.With the correct function of the control microcomputer, it is assumed that certain sections of the program executed cyclically, executed from the operational memory. An instruction to access the program run monitoring circuit 5 is inserted in these sections. If for any reason the microcomputer program violates the sequence of executed instructions so that the critical sections of the program described above are not executed, the program run monitoring circuit 5 activates the second signaling circuit 7 with its signaling output 53 and the hot restart evaluation circuit 2 with its control output 52. This circuit, as already described in the cold restart process, first restarts the central processor 2 with its first output 87 and activates the boot memory selection input 111 via the multiplexer 1e. The central processor 2 starts executing instructions from the boot memory 11 again. In this case, the initialization line 15 of the microcomputer is not activated after the restart, i.e. the peripheral units remain in the last state before the activation of the program run monitoring circuit 5 and thus also the state of the controlled technology does not change abruptly. This process of the so-called warm restart can also be triggered when the data parity error is evaluated by the parity comparator 4, with the difference that the parity error is signaled by the first signaling circuit 6.
První signalizační obvod 6 i druhý signalizační obvod 7 jsou uvedeny do výchozího stavu pouze studeným restartem.The first signaling circuit 6 and the second signaling circuit 7 are reset only by a cold restart.
Průmyslová využitelnostIndustrial applicability
Obvod pro vyhodnocení restartu řídícího počítače podle vynálezu je určen pro využití v elektronických modulech systémů pro řízení technologických objektů v reálném čase.The circuit for evaluating the restart of the control computer according to the invention is intended for use in electronic modules of systems for the control of technological objects in real time.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS913055A CZ305591A3 (en) | 1991-10-08 | 1991-10-08 | circuit for master computer restart evaluation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS913055A CZ305591A3 (en) | 1991-10-08 | 1991-10-08 | circuit for master computer restart evaluation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS277678B6 true CS277678B6 (en) | 1993-03-17 |
| CZ305591A3 CZ305591A3 (en) | 1993-03-17 |
Family
ID=5369499
Country Status (1)
| Country | Link |
|---|---|
| CZ (1) | CZ305591A3 (en) |
-
1991
- 1991-10-08 CZ CS913055A patent/CZ305591A3/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CZ305591A3 (en) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100303947B1 (en) | Multiprocessor system and its initialization function distributed and self-diagnostic system and method | |
| US5493723A (en) | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits | |
| US5283792A (en) | Power up/power down controller and power fail detector for processor | |
| EP0186006B1 (en) | Multiprocessor system | |
| EP0260584B1 (en) | Fault tolerant computer achitecture | |
| US5313386A (en) | Programmable controller with backup capability | |
| US6075941A (en) | Microcomputer | |
| EP0514075A2 (en) | Fault tolerant processing section with dynamically reconfigurable voting | |
| JPH052654A (en) | Microcomputer failure detection method and circuit | |
| JPH0734179B2 (en) | Automatic flight controller with multiple heterogeneous data processing channels. | |
| US6532545B1 (en) | Apparatus for swapping, adding or removing a processor in an operating computer system | |
| EP2824573A2 (en) | Microcomputer test | |
| US5392424A (en) | Apparatus for detecting parity errors among asynchronous digital signals | |
| US4860196A (en) | High-availability computer system with a support logic for a warm start | |
| CA2292991C (en) | Watch dog timer system | |
| US7500021B2 (en) | Operation mode control circuit, microcomputer including the same, and control system using the microcomputer | |
| CS277678B6 (en) | Circuit arrangement for master computer restart evaluation | |
| EP0048848B1 (en) | Device controlled by programmed modular controller means with selfchecking | |
| GB2086104A (en) | Circuit Arrangement for Detecting Malfunctioning in Data Processing Systems | |
| JPS6118045A (en) | Program runaway detection method | |
| JPH01202113A (en) | digital protection relay device | |
| JPH01310422A (en) | Microcomputer reset circuit | |
| EP0778524A1 (en) | Method and device for evaluating a program | |
| RU1820391C (en) | Multiprocessor computing system | |
| JPH07114521A (en) | Multi-microcomputer system |