CS266424B1

CS266424B1 - Defined pulses generator

Info

Publication number: CS266424B1
Application number: CS881006A
Authority: CS
Inventors: Jaromir Ing Hustak
Original assignee: Jaromir Ing Hustak
Priority date: 1988-02-18
Filing date: 1988-02-18
Publication date: 1990-01-12
Also published as: CS100688A1

Abstract

pod.statou generátoru je, že vstupní svorka je spojena jednak přímo a jednak přes první zpoždovací linku s prvním logickým členem. Jeho výstup tvoří uzel s první výstupní svorkou a se vstupem druhého a třetího logického členu. Výstup prvního logického členu je spojen gres druhou zpoždovací linku, součtový clen, třetí zpoždovací linku s druhým vstupem třetího logického členu. Jeho výstup je spojen jednak přes dělič kmitočtu s druhou výstupní svorkou a jednak s prvním vstupem klopného obvodu, jehož výstup je spojen se třetí výstupní svorkou, která je spojena přes monostabilní klopný obvod a čítačem spojeným jednak přes digitální komparátor s druhým vstupem klopného obvodu a jednak druhým vstupem do uzlu s druhou výstupní svorkou.The essence of the generator is that input the clamp is connected both directly and secondly via the first delay line with the first logical member. His output is node with first output terminal and input the second and third logical members. The output of the first logical member is connected gres second delay line, total member, third delay line with the other input of the third logical member. His the output is connected via a frequency divider with a second output terminal and second with first flip-flop input whose output is connected to the third output clamp that is connected via monostable flip-flop and counter connected first, via a digital comparator with the other flip-flop input and second second input to the second output node clamp.

Description

Vynález se týká generátoru definovaných pulsů určených zejména pro napájení zatmívacích systémů elektronově-optických zařízení.The invention relates to a defined pulse generator intended in particular for supplying dimming systems of electron-optical devices.

Zatmívací systémy elektronově-optických zařízení je nutno napájet elektrickými impulsy v přesně stanoveném časovém okamžiku, přičemž v některých případech se délka impulsu vyžaduje několik ns a často se vyskytuje požadavek tuto délku impulsu měnit v určitém rozmezí na definovanou velikost. Existuje několik špičkových firem, které vyrábějí generátory, jejichž vlastnosti by pro daný účel vyhověly. Jedná se však vesměs o univerzální generátory, jejichž využití pro tyto účely by vzhledem k pořizovací ceně takového přístroje bylo zcela nedostatečné a mnohdy i rozměrové a váhové dimenze takového generátoru by znesnadňovaly jejich začlenění do soustavy elektronově-optického zařízení.Eclipse systems of electron-optical devices must be supplied with electrical pulses at a precisely defined point in time, in some cases the pulse length requires a few ns and it is often necessary to change this pulse length to a defined size. There are several top companies that produce generators whose properties would suit the purpose. However, these are mostly universal generators, the use of which for these purposes would be completely insufficient due to the purchase price of such a device and often the dimensional and weight dimensions of such a generator would make it difficult to integrate them into the electron-optical device system.

Tyto dosavadní nevýhody odstraňuje generátor definovaných pulsů, jehož podstatou je, že vstupní svorka je spojena jednak přímo a jednak přes první zpožďovací linku s prvním logickým členem, jehož výstup je spojen s první výstupní svorkou a s prvním vstupem druhého a třetího logického členu, přičemž výstup druhého logického členu je spojen přes druhou zpožďovací linku s druhým vstupem třetího logického členu. Druhý vstup druhého logického členu je spojen přes obnovitel pulsů, jehož vstup je spojený se součtovým členem a se čtvrtou zpožďovací linkou, jejíž vstup je spojen s výstupem druhé zpožďovací linky a který je ještě spojen s prvním vstupem součtového členu, přičemž s třetím vstupem součtového členu je ještě spojena svorka ovládacího signálu. Výstup třetího logického členu je spojen přes dělič kmitočtu s druhou výstupní svorkou a s prvním vstupem klopného obvodu, jehož výstup je spojen se třetí výstupní svorkou a přes monostabilní klopný obvod s prvním vstupem čítače výstupem spojeného přes digitální komparátor s druhým vstupem klopného obvodu, přičemž výstup děliče kmitočtu jeThese disadvantages are eliminated by a defined pulse generator, the essence of which is that the input terminal is connected both directly and via a first delay line to a first logic member, the output of which is connected to the first output terminal and the first input of the second and third logic members. the logic member is connected via a second delay line to the second input of the third logic member. The second input of the second logic member is connected via a pulse restorer, the input of which is connected to the summing element and to a fourth delay line, the input of which is connected to the output of the second delay line and which is also connected to the first input of the summing member. the control signal terminal is still connected. The output of the third logic element is connected via a frequency divider to the second output terminal and to a first flip-flop input, the output of which is connected to the third output terminal and via a monostable flip-flop to a first counter input output connected via a digital comparator to the second flip-flop input. frequency is

- 2 266 424 spojen s druhou výstupní svorkou a s druhým vstupem čítače.- 2 266 424 connected to the second output terminal and to the second input of the counter.

Hlavní předností zapojení je, že vytváří pulsy v okamžik stanovený vstupním spouštěcím pulsem, jehož délka je předem přesně nastavitelná, přičemž obvodové zapojení generátoru obsahuje minimální počet součástek a proto je jeho praktická realizace konstrukčně jednoduchá a ekonomicky nenáročná.The main advantage of the connection is that it generates pulses at the moment determined by the input trigger pulse, the length of which is precisely adjustable in advance, while the circuitry of the generator contains a minimum number of components and therefore its practical implementation is structurally simple and economically undemanding.

Vynález blíže objasní přiložený výkres, na kterém je blokové schéma zapojení generátoru.The invention is further elucidated by the accompanying drawing, in which is a block diagram of a generator circuit.

Vstupní svorka 1 generátoru, na kterou se přivádí spouštěcí impuls, je spojena s prvním logickým členem 7 typu NAND přímo a dále přes první zpožďovací linku 6, která může být v praxi tvořena například lichým počtem inventorů. výstup prvního logického členu 7‘j e současně spojen do uzlu s první výstupní svorkou 2 a s prvními vstupy druhého a třetího logického členu 8 a 12, které jsou rovněž typu NAND. S výstupem druhého logického členu 8 je spojena druhá zpožďovací linka 9 tvořená sudým počtem inventorů. Výstup druhé zpožSovací linky 9 je spojen s prvním vstupem součtového členu 10 a se vstupem čtvrté zpožSovací linky 13, jejíž výstup je spojen se vstupem obnovitele 14 pulsů. Výstup obnovitele 14 pulsů je spojen s druhým vstupem druhého logického členu 8 a druhý vstup součtového členu 10 je spojen se svorkou 5 ovládacího signálu. Výstup součtového členu 10 je přes třetí zpožSovací linku 11 spojen s druhým vstupem třetího logického členu 12, jehož výstup je zároveň spojen se vstupem děliče 15 kmitočtu a s prvním vstupem¹klopného obvodu 16 typu D. Výstup děliče 15 kmitočtu je spojen do uzlu s druhou výstupní svorkou 3 a ještě se vstupem čítače 17 impulsů, jehož výstup je spojen s digitálním komparátorem 18, jehož výstup je spojen s druhým vstupem klopného obvodu 16 a do uzlu se čtvrtou výstupní svorkou 4 a se vstupem monostabilního klopného obvodu 19, jehož výstup je spojen se vstupem čítače 17.The input terminal 1 of the generator, to which the trigger pulse is applied, is connected to the first logic member 7 of the NAND type directly and further via the first delay line 6, which in practice can be formed, for example, by an odd number of inventories. the output of the first logic member 7 'is simultaneously connected to the node with the first output terminal 2 and with the first inputs of the second and third logic members 8 and 12, which are also of the NAND type. The output of the second logic element 8 is connected to a second delay line 9 formed by an even number of inventories. The output of the second delay line 9 is connected to the first input of the summing element 10 and to the input of the fourth delay line 13, the output of which is connected to the input of the pulse restorer 14. The output of the pulse restorer 14 is connected to the second input of the second logic member 8 and the second input of the summing member 10 is connected to the terminal 5 of the control signal. The output of the summing element 10 is connected via a third delay line 11 to the second input of the third logic element 12, the output of which is simultaneously connected to the input of the frequency divider 15 and the first input ¹ of the D-type flip-flop 16. The output of the frequency divider 15 is connected to the second output. terminal 3 and the input of the pulse counter 17, the output of which is connected to a digital comparator 18, the output of which is connected to the second input of the flip-flop 16 and to the node with the fourth output terminal 4 and the input of the monostable flip-flop 19, the output of which is connected to counter input 17.

□e-li v zapojení použito pro první a druhý logický člen 7 a 3 Schottkyho logických Členů NAND a u zpožďovacích linek 6 a 9 in'entorů s průchodem signálů cca 3,3 ns, pak po připojení na vstupI í svorku signálu úrovně jsou na vstupech prvního logického členu 7_ úrovně L a H a na jeho výstupu úroveň “H. Přivedeme-li na vstupní svorku 1. úroveň H, bude tato úroveň zároveň na prvním vstupu prvního logického členu 7 a na jeho druhém vstupu zůstane□ if in the connection used for the first and second logic element 7 and 3 of Schottky logic elements NAND and for delay lines 6 and 9 in'entors with signal passage approx. 3.3 ns, then after connection to input and terminal the signal levels are on inputs of the first logic member 7_ of level L and H and at its output level "H. If the first level H is applied to the input terminal, this level will also be at the first input of the first logic element 7 and will remain at its second input.

266 424 rovněž logická úroveň H ještě = 3.3,3 ns, než se sem vstupní impuls přenese jako úroveň *L' o délce přibližně 10 ns. lento impuls zároveň přichází na první vstupy druhého a třetího logického členu 8 a 12. Výstupní impuls třetího logického členu 12 se přivede na dělič 15 kmitočtu, nastavený do výchozí polohy, který se jím nastaví do opačného stavu. Impuls, který se objeví na výstupu druhého logického členu 8 projde druhou zpožďovací linkou 9 se zpožděním ^2* Logickou úrovní je umožněno ovládat funkci součtového členu 10. 3e-li jeho funkce taková, že signál může procházet jen ve směru od výstupu druhé zpožďovací linky 9 na vstup třetí zpožďovací linky 11, pak průchod signálu je T” ₁ . Vhodným počtem inventorů ve druhé a třetí zpoždovací lince 9, 11, po případě zařazením R z integračních článků, lze dosáhnoút toho, že platí:266 424 also the logic level H still = 3.3.3 ns before the input pulse is transmitted here as a level * L 'of approximately 10 ns in length. At the same time, this pulse arrives at the first inputs of the second and third logic members 8 and 12. The output pulse of the third logic member 12 is fed to a frequency divider 15 set to a home position, which is set to the opposite state. The pulse which appears at the output of the second logic element 8 passes through the second delay line 9 with a delay of ^ 2 *. The logic level allows to control the function of the summing element 10. 9 to the input of the third delay line 11, then the passage of the signal is T " ₁ . With an appropriate number of inventories in the second and third delay lines 9, 11, after the inclusion of R from the integration cells, it can be achieved that:

^{+ + 20 ns}X b X O ^{+ + 20 ns} X b XO

Pak impuls, který se objeví na druhém vstupu třetího logického členu 12 má proti přivedenému impulsu zpoždění 20 ns a po přenosu třetím logickým členem 12 překlopí dělič 15 kmitočtu zpět do původního stavu, čímž vznikne na jeho výstupu a na druhé výstupní svorce 3 impuls o délce 20 ns,Then the pulse which appears at the second input of the third logic member 12 has a delay of 20 ns against the applied pulse and after transmission by the third logic member 12 flips the frequency divider 15 back to its original state, creating a pulse of length at its output and at the second output terminal 3. 20 ns,

V případě opačného nastavení součtového členu 10 úrovně signálu na svorce 5 ovládacího signálu, je signál průchozí pouze ve směru obnovitele 14 pulsů na vstup třetí zpožďovací linky 11 a doba průchodu signálu součtovým členem 10 je T _ a doba průchodu obnovitelem pulsů je 'ΐΓθ. Pak platí, že:In the case of reversing the signal level summing element 10 at the control signal terminal 5, the signal is transmitted only in the direction of the pulse restorer 14 to the input of the third delay line 11 and the signal transit time through the summing member 10 is T _ Then:

T₂ ⁺^4 ^{+ r}s2 ^+τ3 ^{= 30 nS} T ₂ ⁺ ^ 4 ^{+ r} s2 ^{+ τ} 3 ^{= 30 nS}

Pokud obnovitel 14 pulsů bude mimo provoz, objeví se vzhledem k prvnímu impulsu na první výstupní svorce 2 a na druhém vstupu třetího logického členu 12 impuls se zpožděním 50 ns a analogicky jako v předešlém případě je na výstupu děliče 15 kmitočtu a na druhé výstupní svorce generován impuls o délce 50 ns, Chceme-li pro generování dalších pulsů využít vícenásobného opakování prů chodu impulsu druhou, třetí a čtvrtou zpožďovací linkou 9, 11, 13, je nutno vždy znovu obnovit původní amplitudu signálu, která se průchodem zpožďovacími linkami 9, 11, 13 zmenšuje. K tomu slouží obnovitel 14 pulsů, což je v podstatě rychlý klopný obvod.If the pulse restorer 14 is out of order, a pulse with a delay of 50 ns will appear at the first output terminal 2 and at the second input of the third logic element 12 with respect to the first pulse and analogously as in the previous case a pulse of 50 ns in length. 13 shrinks. This is done by a 14-pulse restorer, which is basically a fast flip-flop.

Pro správnou funkci musí platit:The following must apply for proper function:

^T0 = ^T _S2 ^{+ T}3 ^T 0 = ^T _S 2 ^{+ T} 3

Podle toho bude tedy perioda impulsů na výstupu třetího logického členu 12 také 50 ne. Na výstupu děliČky 15 kmitočtu pak získáme pulsy s periodou 100 ns, jejichž počet čítá čítač 17 kmitočtu. Před uvedením do chodu je nutno zajistit, aby klopný obvod 16 a čítač 17 kmitočtu byly ve výchozím stavu. Pokud je digitální komparátor 18 nastaven na hodnotu odlišnou od obsahu výchozího nastavení čítače 17, je na jeho výstupu logická úroveň H, která se s prvním impulsem, který se objeví na výstupu třetího logického členu 12 přenese na vstup klopného obvodu 16 a tím i na třetí výstupní svorku 4. Jakmile dojde ke shodě obsahu čítače 17 kmitočtu a nastavení digitálního komparátoru 18, objeví se na vstupu klopného obvodu 16 logická úroveň L, která se následujícím impulsem z výstupu třetího logického členu 12 přenese na výstup klopného obvodu 16 a tím se na třetí výstupní svorce 4 generuje impuls o délce n . 100 ns, kde n je rozdíl výchozího nastavení čítače 17 a digitálního komparátoru 18. Sestupná hrana impulsu na třetí výstupní svorce 4 zároveň vybudí monostabilní klopný obvod 19, který svým výstupem zajistí nastavení čítače 17 na výchozí hodnotu tak, aby impuls vzniklý v dalším cyklu měl stejnou délku.Accordingly, the pulse period at the output of the third logic member 12 will also be 50 no. At the output of the frequency divider 15, we then obtain pulses with a period of 100 ns, the number of which is counted by the frequency counter 17. Prior to commissioning, it must be ensured that the flip-flop 16 and the frequency counter 17 are in the initial state. If the digital comparator 18 is set to a value different from the default setting of the counter 17, its output is a logic level H, which with the first pulse that appears at the output of the third logic member 12 is transmitted to the input of the flip-flop 16 and thus to the third. output terminal 4. As soon as the contents of the frequency counter 17 match and the setting of the digital comparator 18, a logic level L appears at the input of the flip-flop 16, which is transmitted to the output of the flip-flop 16 by the next pulse from the output of the third logic element 12. output terminal 4 generates a pulse of length n. 100 ns, where n is the difference between the default setting of the counter 17 and the digital comparator 18. The falling edge of the pulse at the third output terminal 4 also excites a monostable flip-flop 19, which outputs the counter 17 to the default value so that the pulse generated in the next cycle has the same length.

Claims

OBJECT OF THE INVENTION 266 424 _t A defined pulse generator, characterized in that the input terminal (1) is connected both directly and via a first delay line (6) to a first logic member (7), the output of which is connected to the first output terminal (2). and with a first input of the second and third logic members (8 and 12), the output of the second logic member (8) being connected via a second delay line (9) to the second input of the third logic member (12), while the second input of the second logic member (8) is connected via a pulse restorer (14), the input of which is connected to the summing member (10) and to a fourth delay line (13), the input of which is connected to the output of the second delay line (9) and which is still connected to the first input of the summing member (10), the control signal terminal (5) also being connected to the third input of the summing element (10), the output of the third logic element (12) being connected via a frequency divider (15) to the second output terminal (3) and to the first input of the flip-flop. circuit (16), the output of which is connected to t third output terminal (4) and via a monostable flip-flop (19), with the first input of the counter (17) output connected via a digital comparator (18) to the second input of the flip-flop (14), the output of the frequency divider (15) being connected to the second output terminal (3) and the second input of the frequency counter (17).