CS265641B1

CS265641B1 - Device for measuring the speed of steam turbine and its protection against excessive speed

Info

Publication number: CS265641B1
Application number: CS8710140A
Authority: CS
Inventors: Jindrich Ing Sykora; Ludmila Ing Mickalova; Zdenek Ing Bures; Zdenek Ing Brichta; Frantisek Ing Pokorny
Original assignee: Jindrich Ing Sykora; Ludmila Ing Mickalova; Bures Zdenek; Zdenek Ing Brichta; Pokorny Frantisek
Priority date: 1987-12-30
Filing date: 1987-12-30
Publication date: 1989-11-14
Also published as: CS1014087A1

Abstract

Řeší s vysokou spolehlivostí generování signálů překročení zrychlení a překročení hladiny oráček rotoru, provádí měření otáček a umožňuje diagnostické testování zařízení během provozu turbíny. Zařízení sestává z čidel,převodníků, obvodů pro testování komparačních obvodů, dále zařízení sestává z obvodů pro vyhodnocení zrychlení, logických obvodů, řízených výběrových obvodů analogového signálu, řízených výběrových obvodů impulsního signálu a z obvodů pro majoritní výběr signálu překročení hladiny a zrychlení.It solves with high reliability the generation of signals of exceeding acceleration and exceeding the level of the rotor blades, performs speed measurements and enables diagnostic testing of the device during turbine operation. The device consists of sensors, converters, circuits for testing comparison circuits, the device also consists of circuits for evaluating acceleration, logic circuits, controlled analog signal selection circuits, controlled pulse signal selection circuits and circuits for majority selection of the level and acceleration signal.

Description

Vynález se týká elektronického zařízení pro měření otáček parní turbíny a zabezpečení rotoru proti nadměrným otáčkám.The invention relates to an electronic device for measuring the speed of a steam turbine and securing the rotor against excessive speed.

Až dosud se pro měření otáček parní turbíny a pro její zabezpečení proti nadměrným otáčkám používaly otáčkoměry vybavené jedním čidlem otáček. Ve snaze zvýšit úroveň zabezpečení parní turbíny proti vzniku nadměrných otáček a tím zvýšit spolehlivost měřeni otáček rotoru se postupovalo dvěma způsoby. První způsob je zvyšování spolehlivosti jednotlivých komponentů součástek, funkčních celků a zjednodušování zařízení. Tento způsob je velmi pracný, je nutno provádět např. výběr součástek, jejich zahořování apod. a výsledky této metody jsou závislé na použití součástkové základně a technologii výroby, takže nad určitou mez již zvyšováni spolehlivosti tímto způsobem není technicky ani ekonomicky únosné. Druhý způsob je zněkolikanásobení zabezpečovacích zařízení. Touto cestou se sice radikálně sníží možnost vzniku nebezpečné poruchy, tj. situace, kdy by došlo ke vzniku nadměrných otáček a žádné zabezpečovací zařízení nereagovalo.Until now, tachometers equipped with a single speed sensor have been used to measure the speed of the steam turbine and to protect it against excessive speed. In an attempt to increase the level of safety of the steam turbine against the occurrence of excessive speed and thereby increase the reliability of the rotor speed measurement, two methods have been followed. The first is to increase the reliability of individual component components, functional units and simplify equipment. This method is very laborious, it is necessary to carry out, for example, the selection of components, their burning etc. and the results of this method depend on the use of the component base and production technology, so that above certain limit increase in reliability in this way is not technically or economically feasible. The second way is to multiply the security devices. In this way, the possibility of a dangerous failure, ie a situation in which an excessive speed would occur and no safety device responds, is radically reduced.

Na druhé straně se zvyšuje možnost vzniku bezpečných poruch, to znamená poruchových neoprávněných zásahů zabezpečovacího systému v době, kdy nedochází k vzniku nadměrných otáček. Každý takový poruchový zásah vede ke zbytečnému odstavení parní turbíny, nutnosti jejího opětovného najetí a přifázovánl, což s sebou přináší značné hospodářské škody.On the other hand, the possibility of safe failures, that is to say failures of unauthorized interventions of the alarm system at a time when there is no excessive speed, is increasing. Any such disturbance results in unnecessary shutdown of the steam turbine, the need for its restart and phasing, which entails considerable economic damage.

Uvedené nevýhody odstraňuje zařízení pro měření otáček parní turbíny a její zabezpečení proti nadměrným otáčkám, jehož podstata spočívá v tom, že výstup prvního čidla otáček je připojen na vstup prvního vstupního obvodu, jehož výstup je připojen na vstup prvního převodníku a současně na první vstup prvního řízeného výběrového obvodu impulsního signálu a výstup prvního převodníku je připojen na vstup prvního obvodu pro testování, jehož výstup je spojen s prvním vstupem prvního komparačního obvodu a současně se vstupem prvního obvodu pro vyhodnocení zrychlení a se vstupem prvního obvodu pro vyhodnocení překročení hladiny a se vstupem druhého komparačního obvodu a s prvním vstupem prvního řízeného výběrového obvodu analogového signálu.The above-mentioned disadvantages are eliminated by the device for measuring the speed of the steam turbine and its protection against excessive speed, which consists in that the output of the first speed sensor is connected to the input of the first input circuit, the output is connected to the input of the first converter the pulse signal selection circuit and the output of the first transducer are connected to the input of the first test circuit, the output of which is coupled to the first input of the first comparative circuit and the input of the first acceleration evaluation circuit and circuit and with the first input of the first controlled selection circuit of the analog signal.

Výstup druhého čidla otáček je připojen na vstup druhého vstupního obvodu, jehož výstup je připojen na vstup druhého převodníku a současně na první vstup druhého řízeného výběrového obvodu impulsního signálu. Výstup druhého převodníku je připojen na vstup druhého obvodu pro testování, jehož výstup je spojen jednak s prvním vstupem druhého komparačního obvodu, jednak se vstupem druhého obvodu pro vyhodnocení zrychlení, jednak se vstupem druhého obvodu pro vyhodnocení překročení hladiny, jednak s prvním vstupem třetího komparačního obvodu a jednak s prvním vstupem druhého řízeného výběrového obvodu analogového signálu a výstup třetího čidla otáček je připojen na vstup třetího vstupního obvodu, jehož výstup je připojen na vstup třetího převodníku a současně na první vstup třetího řízeního výběrového obvodu impulsního signálu a výstup třetího převodníku je připojen na první vstup třetího obvodu pro testování, jehož výstup je spojen s prvním vstupem třetího komparačního obvodu a současně se vstupem třetího obvodu pro vyhodnocení zrychleni a se vstupem třetího obvodu pro vyhodnocení překročeni hladiny a s druhým vstupem prvního komparačního obvodu a s prvním vstupem třetího řízeného výběrového obvodu analogového signálu.The output of the second speed sensor is connected to the input of the second input circuit, the output of which is connected to the input of the second converter and simultaneously to the first input of the second controlled pulse signal selection circuit. The output of the second converter is connected to the input of the second test circuit, the output of which is connected both to the first input of the second comparative circuit, the input of the second acceleration evaluation circuit, and the input of the second level exceedance evaluation circuit, and with the first input of the second controlled analogue selection circuit and the output of the third speed sensor being connected to the input of the third input circuit, the output of which is connected to the input of the third converter and simultaneously to the first input of the third pulse signal selection circuit and the output of the third converter. a first input of a third test circuit, the output of which is coupled to a first input of a third comparative circuit and at the same time to an input of a third acceleration evaluation circuit and an input of a third exceedance circuit, and with a second input of the first comparator circuit and a first input of the third controlled analogue selection circuit.

Výstup prvního komparačního obvodu je připojen na první vstup prvního logického bloku a výstup prvního obvodu pro vyhodnocení zrychlení je připojen na třeti vstup prvního logického bloku a současně na třetí vstup obvodu pro majoritní výběr signálu zrychlení. Výstup prvního obvodu pro vyhodnocení překročení hladiny je připojen na druhý vstup prvního logického bloku a současně na třetí vstup obvodu pro majoritní výběr signálu překročení hladiny. Výstup druhého komparačního obvodu je připojen na první vstup druhého logičkého bloku a výstup druhého obvodu pro vyhodnocení zrychlení je připojen na třetí vstup druhého logického bloku a současně na druhý vstup obvodu pro majoritní výběr signálu zrychlení a výstup druhého obvodu pro vyhodnocení překročení hladiny je připojen na druhý vstup druhého logického bloku a současně na druhý vstup obvodu pro majoritní výběr signálu překročení hladiny a výstup třetího komparačního obvodu je připojen na první vstup třetího logického bloku a výstup třetího obvodu pro vyhodnocení zrychlení je připojen na třetí vstup třetího logického bloku a současně na první vstup obvodu pro majoritní výběr signálu zrychlení.The output of the first comparator circuit is connected to the first input of the first logic block, and the output of the first acceleration evaluation circuit is connected to the third input of the first logical block and simultaneously to the third input of the circuit for the majority selection of the acceleration signal. The output of the first level exceedance circuit is connected to the second input of the first logic block and simultaneously to the third input of the level exceedance signal selection circuit. The output of the second comparator circuit is connected to the first input of the second logic block and the output of the second acceleration evaluation circuit is connected to the third input of the second logical block and simultaneously to the second input of the acceleration signal selection majority circuit input of the second logic block and at the same time to the second input of the overflow signal selection circuit and output of the third comparator circuit is connected to the first input of the third logical block and the output of the third acceleration evaluation circuit is connected to the third input of the third logical block for the majority selection of the acceleration signal.

Výstup třetího obvodu pro vyhodnocení překročení hladiny je připojen na druhý vstup třetího logického bloku a současně na první vstup obvodu pro majoritní výběr signálu překročeni hladiny a vstup/výstup diagnostické sběrnice prvního logického bloku je připojen na vstup/ /výstup diagnostické sběrnice druhého logického bloku a současně na vstup/výstup diagnostické sběrnice třetího logického bloku a vstupní svorka testovacího signálu první větve je spojena jednak se vstup/výstup testovací sběrnice prvního logického bloku, jednak se vstup/výstup testovací sběrnice druhého logického bloku, jednak se vstup/výstupem testovací sběrnice třetího logického bloku, jednak se vstupní svorkou testovacího signálu druhé větve a jednak se vstupní svorkou testovacího signálu třetí větve.The output of the third level exceedance circuit is connected to the second input of the third logic block and simultaneously to the first input of the level exceedance circuit selection circuit and the I / O diagnostic bus of the first logical block is connected to the I / O diagnostic bus of the second logical block the I / O diagnostic bus of the third logic block and the first leg test signal input terminal are connected to the I / O test bus of the first logical block, the I / O test bus of the second logical block, and the I / O test bus of the third logical block , on the one hand with the input terminal of the second signal test signal and on the other hand with the third terminal of the test signal input terminal.

Výstup prvního logického bloku je připojen na druhý řídicí vstup prvního obvodu pro testováni a první výstup druhého logického bloku je připojen na druhý řídicí vstup druhého obvodu pro testování a první výstup třetího logického bloku je připojen na druhý řídicí vstup třetího obvodu pro testování a druhý výstup prvního logického bloku je připojen na druhý řídicí vstup prvního řízeného výběrového obvodu analogového signálu a současně na druhý řídicí vstup prvního řízeného výběrového obvodu impulsního signálu a druhý výstup druhého logického bloku je připojen na druhý řídicí vstup druhého řízeného výběrového obvodu analogového signálu a současně na druhý řídicí vstup druhého řízeného výběrového obvodu impulsního signálu a druhý výstup třetího logického bloku je připojen na druhý řídicí vstup třetího řízeného výběrového obvodu analogového signálu a současně na druhý řídicí vstup třetího řízeného výběrového obvodu impulsního signálu.The output of the first logical block is connected to the second control input of the first test circuit and the first output of the second logical block is connected to the second control input of the second test circuit and the first output of the third logical block is connected to the second control input of the third test circuit. the logic block is connected to the second control input of the first controlled analogue selection circuit and at the same time to the second control input of the first pulse signal controlled selection circuit and the second output of the second logical block is connected to the second the second pulse signal control circuit and the second output of the third logic block are connected to the second control input of the third analog signal control circuit and at the same time to the second the control input of the third controlled pulse signal selection circuit.

Výstup prvního řízeného výběrového analogového signálu je spojen s výstupem druhého řízeného výběrového obvodu analogového signálu a s výstupem třetího řízeného výběrového obvodu analogového signálu a současně se společnou výstupní svorkou analogového signálu a výstup prvního řízeného Výběrového obvodu impulsního signálu je spojen s výstupem druhého řízeného výběrového obvodu impulsního signálu a s výstupem třetího řízeného výběrového obvodu impulsního signálu a současně se společnou výstupní svorkou impulsního signálu.The output of the first controlled analogue selection signal is coupled to the output of the second analogue controlled selection circuit and the output of the third analogue controlled selection circuit, and simultaneously to the common analog output terminal and the output of the first controlled pulse selection circuit is connected to the second controlled pulse selection circuit output. and with the output of a third controlled pulse signal selection circuit and at the same time with a common pulse signal output terminal.

Výstup obvodu pro majoritní výběr signálu překročeni hladiny je připojen na výstupní svorku majoritního signálu překročení hladiny a výstup obvodu pro majoritní výběr signálu zrychlení je připojen na výstupní svorku majoritního signálu zrychlení.The output of the exceedance signal selection circuit is connected to the majority exceedance output terminal and the output of the acceleration signal selection circuit is connected to the majority acceleration signal output terminal.

Výhodou zařízení podle vynálezu je zejména skutečnost, že signály použité pro zabezpečení parní turbiny proti nadměrným otáčkám jsou získávány majoritním výběrem dva ze tří, přičemž celé zařízení je provedeno tříkanálově s použitím trojic čidel a vyhodnocovacích obvodů. . Takové zařízeni toleruje první poruchu jak čidla nebo vyhodnocovacího obvodu, tak i výstupního bloku pro majoritní výběr a tím účinně zvyšuje spolehlivost celého zařízeni a jeho bezpečnost jak proti nebezpečným, tak i bezpečným poruchám.An advantage of the device according to the invention is in particular that the signals used to secure the steam turbine against excessive speed are obtained by a majority selection of two out of three, the whole device being made in three channels using triple sensors and evaluation circuits. . Such a device tolerates a first failure of both the sensor or evaluation circuit and the majority selection output block, thereby effectively increasing the reliability of the entire device and its safety against both dangerous and safe failures.

Další výhodou je možnost testování zařízení jak před spuštěním parní turbíny, tak i za jejího provozu. Periodické diagnostické testy zamezují vznik latentních poruch zařízení a jsou pomůckou pro opravy zařízení. V neposlední řadě je zařízení podle vynálezu výhodné tím, že zabezpečuje měřenou analogovou hodnotu otáček porovnáním tří signálů a výběrem jedna ze tří. Tento zabezpečený analogový signál se pak s výhodou používá jako údaj o skutečné hodnotě v regulační smyčce otáček turbíny.Another advantage is the possibility of testing the equipment both before starting the steam turbine and during its operation. Periodic diagnostic tests prevent the occurrence of latent equipment failures and are instrumental in repairing equipment. Finally, the device according to the invention is advantageous in that it provides a measured analog value of the speed by comparing three signals and selecting one of three. This secured analog signal is then preferably used as an indication of the actual value in the turbine speed control loop.

Stejným způsobem, tj. výběrem jedna ze tří, je zabezpečen i impuslní signál pro číslicový otáčkoměr turbíny. Zařízení generuje s vysokou spolehlivostí signál o překročení nastavení hladiny maximálních otáček a o překročení nastaveného zrychleni otáček. Vysoká spolehlivost těchto signálů je zajištěna ztrojením čidel a vyhodnocovacích obvodů a výběrem výstupního signálu majoritním systémem dva ze tří. Dále zařízení provádí zabezpečené měření otáček rotoru pro potřeby regulátoru otáček parní turbíny a poskytuje zabezpečený impulsní signál pro číslicový otáčkoměr turbíny.In the same way, ie by selecting one of three, an impulse signal for the turbine digital tachometer is also provided. The device generates, with high reliability, a signal that the maximum speed level has been exceeded and that the set speed acceleration has been exceeded. High reliability of these signals is ensured by tripping the sensors and evaluation circuits and selecting the output signal by the majority system two out of three. Further, the device performs secure rotor speed measurement for the needs of the steam turbine speed regulator and provides a secure pulse signal for the turbine digital tachometer.

Příklad praktického provedení zařízení pro měření otáček parní turbíny a její zabezpečení proti nadměrným otáčkám je znázorněn blokovým schématem na připojeném výkresu.An example of a practical embodiment of a device for measuring the speed of a steam turbine and securing it against excessive speed is illustrated by a block diagram in the attached drawing.

Zařízení podle vynálezu sestávající z prvního čidla Al otáček jehož výstup 10Γ je připojen na vstup 102 prvního vstupního obvodu A2, jehož výstup 103 je připojen na vstup 104 prvního převodníku A3 a současně na první vstup 126 prvního řízeného výběrového obvodu A10 impulsního signálu a výstup 105 prvního převodníku A3 je připojen na vstup 106 prvního obvodu A4 pro testování, jehož výstup 108 je spojen s prvním vstupem 109 prvního komparačního obvodu A5 a současně se vstupem 112 prvního obvodu·A6 pro vyhodnocení zrychlení a se vstupem'114 prvního obvodu A7 pro vyhodnocení překročení hladiny a se vstupem 209 druhého komparačního obvodu B5 a s prvním vstupem 123 prvního řízeného výběrového obvodu A9 analogového signálu, přičemž výstup 201 druhého čidla otáček Bl je připojen na vstup 202 druhého vstupního obvodu B2, jehož výstup 203 je připojen na vstup 204 druhého převodníku B3 a současně na první vstup 226 druhého řízeného výběrového obvodu BIO impulsního signálu, zatímco výstup 205 druhého převodníku B3 je připojen na vstup 206 druhého obvodu B4 pro testování, jehož výstup 208 je spojen jednak s prvním vstupem 210 druhého komparačního obvodu B5, jednak se vstupem 212 druhého obvodu B6 pro vyhodnocení zrychlení, jednak se vstupem 214 druhého obvodu B7 pro vyhodnocení překročení hladiny, jednak s prvním vstupem 309 třetího komparačního obvodu C5 a jednak s prvním vstupem 223 druhého řízeného výběrového obvodu B9 analogového signálu a výstup 301 třetího čidla otáček Cl je připojen na vstup 302 třetího vstupního obvodu C2, jehož výstup 303 je připojen na vstup 304 třetího převodníku C3 a současně na první vstup 326 třetího řízeného výběrového obvodu CIO impulsního signálu a výstup 305 třetího převodníku C3 je připojen na první vstup 306 třetího obvodu C4 pro testování, jehož výstup 308 je spojen s prvním vstupem 309 třetího komparačního obvodu C5 a současně se vstupem 312 třetího obvodu C6 pro vyhodnocení zrychlení a se vstupem 314 třetího obvodu C7 pro vyhodnoceni překročení hladiny a s druhým vstupem 110 prvního komparačního obvodu A5 a s prvním vstupem 323 třetího řízeného výběrového obvodu C9 analogového signálu, přičemž výstup 111 prvního komparačního obvodu A5 je připojen na první vstup 116 prvního logického bloku A8 a výstup 113 prvního obvodu A6 pro vyhodnocení zrychlení je připojen na třetí vstup 118 prvního logického bloku A8 a současně na třetí vstup 409 obvodu D2 pro majoritní výběr signálu zrychleni a že výstup 115 prvního obvodu A7 pro vyhodnocení překročení hladiny je připojen na druhý vstup 117 prvního logického bloku A8 a současně na třetí vstup 406 obvodu Dl pro majoritní výběr signálu překročení hladiny zatímco výstup 211 druhého komparačního obvodu B5 je připojen na první vstup 216 druhého logického bloku B8 a výstup 213 druhého obvodu B6 pro vyhodnocení zrychlení je připojen na třetí vstup 218 druhého logického bloku B8 a současně na druhý vstup 408 obvodu D2 pro majoritní výběr signálu zrychlení a výstup 215 druhého obvodu B7 pro vyhodnocení překročení hladiny je připojen na druhý vstup 217 druhého logického bloku B8 a současně na druhý vstup 405 obvodu Dl pro majoritní výběr signálu překročení hladiny a výstup 311 třetího komparačního obvodu C5 je připojen na první vstup 316 třetího logického bloku C8 a výstup 313 třetího obvodu C6 pro vyhodnocení zrychlení je připojen na třetí vstup 318 třetího logického bloku C8 a současně na první vstup 407 obvodu D2 pro majoritní výběr signálu zrychlení, přičemž výstup 315 třetího obvodu C7 pro vyhodnocení překročení hladiny je připojen na druhý vstup 317 třetího logického bloku C8 a současně na první vstup 404 obvodu Dl pro majoritní výběr signálu překročení hladiny a vstup/výstup diagnostické sběrnice 119 prvního logického bloku A8 je připojen na vstup/výstup diagnostické sběrnice 219 druhého logického bloku B8 a současně na vstup/výstup diagnostické sběrnice 319 třetího logického bloku C8 a vstupní svorka Sl testovacího signálu první větve A je spojena jednak se vstup/výstupem testovací sběrnice 120 prvního logického bloku A8, jednak se vstup/výstupem testovací sběrnice 220 druhého logického bloku B8, jednak se vstup/výstupem testovací sběrnice 320 třetího logického bloku C8, jednak se vstupní svorkou S2 testovacího signálu druhé větve B a jednak se vstupní , svorkou S3 testovacího signálu třetí větve C, přičemž výstup 121 prvního logického bloku A8 je připojen na druhý řídicí vstup 107 prvního obvodu A4 pro testování a první výstup 221 druhého logického bloku B8 je připojen na druhý řídicí vstup 207 druhého obvodu B4 pro testování a první výstup 321 třetího logického bloku C8 je připojen na druhý řídicí vstup 307 třetího obvodu C4 pro testování a druhý výstup 122 prvního logického bloku A8 je připojen na druhý řídicí vstup 124 prvního řízeného výběrového obvodu A9 analogového signálu a současně na druhý řídicí vstupDevice according to the invention comprising a first speed sensor A1 whose output 10Γ is connected to the input 102 of the first input circuit A2, whose output 103 is connected to the input 104 of the first transducer A3 and simultaneously to the first input 126 of the first controlled pulse selection circuit converter A3 is connected to input 106 of first circuit A4 for testing, output 108 of which is coupled to first input 109 of first comparator circuit A5 and at the same time to input 112 of first circuit A6 for acceleration evaluation and to input 114 of first circuit A7 and with input 209 of second comparator circuit B5 and with first input 123 of first controlled analogue selection circuit A9, wherein output 201 of second speed sensor B1 is connected to input 202 of second input circuit B2, output 203 of which is connected to input 204 of second converter B3 on first the input 226 of the second pulse signal BIO control circuit while the output 205 of the second converter B3 is connected to the input 206 of the second test circuit B4 whose output 208 is connected to the first input 210 of the second comparator circuit B5 and the input 212 of the second circuit B6 acceleration evaluation, both with the input 214 of the second level crossing circuit B7, with the first input 309 of the third comparison circuit C5 and with the first input 223 of the second analogue select controlled circuit B9, and output 301 of the third speed sensor C1 is connected to input 302 of the third the input circuit C2, whose output 303 is connected to the input 304 of the third converter C3 and simultaneously to the first input 326 of the third controlled pulse signal CIO selection circuit and the output 305 of the third converter C3 is connected to the first input 306 of the third test circuit C4 properties Sp not only with the first input 309 of the third comparison circuit C5 and simultaneously with the input 312 of the third acceleration evaluation circuit C6 and with the input 314 of the third exceedance evaluation circuit C7 and with the second input 110 of the first comparison circuit A5 and the first input 323 of the third controlled selection circuit C9 of the analog signal wherein the output 111 of the first comparator circuit A5 is connected to the first input 116 of the first logical block A8 and the output 113 of the first acceleration evaluation circuit A6 is connected to the third input 118 of the first logical block A8 and simultaneously to the third input 409 of the D2 and that the output 115 of the first exceedance circuit A7 is connected to the second input 117 of the first logic block A8 and at the same time to the third input 406 of the overflow signal majority selection circuit while the output 211 of the second comparator circuit B5 is connected to the first input 216 of the second logic block B8 and the output 213 of the second acceleration evaluation circuit B6 are connected to the third input 218 of the second logical block B8 and simultaneously to the second input 408 of the acceleration signal selection circuit D2; connected to the second input 217 of the second logic block B8 and at the same time to the second input 405 of the overflow signal selection circuit D1 and the output 311 of the third comparator C5 is connected to the first input 316 of the third logic block C8 and the output 313 of the third acceleration evaluation circuit C6 is connected to the third input 318 of the third logic block C8 and simultaneously to the first input 407 of the circuit D2 for selecting the acceleration signal, the output 315 of the third circuit C7 for exceeding the level being connected to the second input 317 of the third logic block C8 Dl for majority selection of the exceedance signal and diagnostic bus I / O 119 of the first logical block A8 is connected to the diagnostic bus 219 of the second logical block B8 and the diagnostic bus 319 of the third logical block C8 and the test signal input terminal S1 branch A is connected both to the input / output test bus 120 of the first logical block A8, partly to the input / output test bus 220 of the second logical block B8, and to the input / output test bus 320 of the third logical block C8 second leg B and second test signal input terminal S3 of third leg C, wherein output 121 of first logical block A8 is connected to second control input 107 of first test circuit A4 and first output 221 of second logical block B8 is connected to second control input 207 second circuit B4 for testing and the first output 321 of the third logic block C8 is connected to the second control input 307 of the third circuit C4 for testing and the second output 122 of the first logic block A8 is connected to the second control input 124 of the first controlled analogue selection circuit A9

127 prvního řízeného výběrového obvodu A10 impulsního signálu a druhý výstup 222 druhého logického bloku B8 je připojen na druhý řídicí vstup 224 druhého řízeného výběrového obvodu B9 analogového signálu a současně na druhý řídicí vstup 227 druhého řízeného výběrového obvodu BIO impulsního signálu a druhý výstup 322 třetího logického bloku C8 je připojen na druhý řídicí vstup 324 třetího řízeného výběrového obvodu C9 analogového signálu a současně na druhý řídicí vstup 327 třetího řízeného výběrového obvodu CIO impulsního signálu, zatímco výstup 125 prvního řízeného výběrového obvodu A9 analogového signálu je spojen s výstupem 225 druhého řízeného výběrového obvodu B9 analogového signálu a s výstupem 325 třetího řízeného výběrového obvodu C9 analogového signálu a současně se společnou výstupní svorkou S6 analogového signálu a výstup 128 prvního řízeného výběrového obvodu A10 impulsního signálu je spojen s výstupem 228 druhého řízeného výběrového obvodu BIO impulsního signálu a s výstupem 328 třetího řízeného výběrového obvodu CIO impulsního signálu a současně se společnou výstupní svorkou S7 impulsního signálu, přičemž výstup 410 obvodu pro majoritní výběr signálu překročení hladiny je připojen na výstupní svorku S4 majoritního signálu překročení hladiny a výstup 411 obvodu D2 pro majoritní výběr signálu zrychlení je připojen na výstupní svorku £5 majoritního signálu zrychlení. *127 of the first pulse signal control circuit A10 and the second output 222 of the second logic block B8 are coupled to the second control input 224 of the second analog signal control circuit B9 and simultaneously to the second control input 227 of the second pulse signal control BIO and the second logic output 322 block C8 is connected to the second control input 324 of the third analogue control circuit C9 and simultaneously to the second control input 327 of the pulse signal CIO, while the output 125 of the first analogue control circuit A9 is coupled to the output 225 of the second controlled selection circuit B9 of the analog signal and with the output 325 of the third controlled selection circuit C9 of the analog signal and simultaneously with the common output terminal S6 of the analog signal and the output 128 of the first controlled selection A pulse signal circuit A10 is coupled to output 228 of the second pulse signal BIO control circuit and output 328 of the third pulse signal control circuit C10 and at the same time to the common pulse signal output terminal S7, wherein the level exceedance majority circuit output 410 is connected to the major level overshoot signal output terminal S4 and the acceleration signal majority select circuit output 411 is connected to the major acceleration signal output terminal S5. *

Zařízení podle vynálezu pracuje tak, že nejprve pomocí trojice čidel Al, Bl a Cl měří otáčky rotoru parní turbíny. Signál z čidel se zpracovává pomocí vstupních obvodů A2, B2 a C2 a převádí na analogový signál pomocí převodníků A3, B3 a C3. Správnost funkce měření a zpracování signálu o skutečných otáčkách turbíny je kontrolována tím, že v komparačních obvodech A5, B5 a C5 jsou porovnány analogové signály z jednotlivých větví. Z výsledku těchto porovnání potom logické bloky A8, B8 a C8 určují, zda jsou všechny kanály v pořádku nebo zda někde nastala porucha. Na základě této informace jsou potom řízeny výběrové obvody A9, B9,The device according to the invention operates by first measuring the rotor speed of the steam turbine by means of three sensors A1, B1 and C1. The signal from the sensors is processed by the input circuits A2, B2 and C2 and converted to an analog signal by the converters A3, B3 and C3. The correct function of measuring and processing the actual turbine speed signal is checked by comparing the analog signals from the individual strings in the comparator circuits A5, B5 and C5. From the results of these comparisons, logic blocks A8, B8 and C8 then determine whether all channels are OK or whether a fault has occurred somewhere. Based on this information, the selection circuits A9, B9,

C9 analogového signálu a výběrové obvody A10, BIO, CIO impulsního signálu tak, aby na společné výstupní svorky S6 a S7 byly přiváděny vždy signály z té větve, kde není porucha. Signály o překročení nastavené hladiny maximálních otáček jsou vytvářeny pomocí obvodů A7, B7, C7 pro vyhodnocení překročení hladiny v každé větvi separátně. Stejně tak je provedeno i vyhodnocení, zda nedochází k překročení velikosti zrychlení otáček rotoru.C9 of the analog signal and the selection circuits A10, BIO, CIO of the pulse signal so that the common output terminals S6 and S7 always receive signals from the non-fault branch. The signals for exceeding the set maximum speed level are generated by means of circuits A7, B7, C7 for evaluating the level overrun in each branch separately. Likewise, an evaluation is made whether the magnitude of the rotor speed acceleration is not exceeded.

Vyhodnocení derivace otáček, prováděné pomocí obvodů A6, B6 a C6 je důležité tím, že umožňuje chránit rotor turbíny proti nadměrným otáčkám v okamžiku vzniku nebezpečné situace ještě před tím, než skutečné otáčky vzrostou nad hladinu dovolených otáček. Signály o překročeni hladiny a zrychleni otáček jsou zpracovány v majoritních vyhodnocovacích obvodech Dl a D2. Tyto obvody umožňují, aby se na výstupní svorky S4 a S5 dostaly vždy dva shodné signály ze tří možných. Budou-li všechny tři větve v pořádku, budou i všechny tři logické signály shodné a na výstup S4 nebo S5 se převede hodnota jednoho z nich. Dojde-li k první poruše, bude se signál na porouchané větvi lišit od ostatních dvou a na výstup se přivede logická úroveň odpovídající většinovému signálu, tj. signálu dvou správných větví. Ztrojení čidel a vyhodnocovacích obvodů spolu s výběrovými majoritními obvody dva ze tří tedy umožňuje tolerovat první poruchu.The evaluation of the speed derivative carried out by the circuits A6, B6 and C6 is important in that it allows to protect the turbine rotor against excessive speed at the moment of a dangerous situation before the actual speed rises above the allowable speed level. The signals of level overrun and speed acceleration are processed in the majority evaluation circuits D1 and D2. These circuits allow two identical out of three possible signals to reach the output terminals S4 and S5. If all three branches are OK, all three logic signals will be the same and the value of one will be output to S4 or S5. If the first fault occurs, the signal on the failed branch will be different from the other two and the logic level corresponding to the majority signal, ie the signal of the two correct branches, will be output. The tripping of the sensors and the evaluation circuits together with the select majority circuits of two of the three thus allows to tolerate the first failure.

(J takto koncipovaných obvodů s tolerancí první poruchy je velmi důležité diagnostické testování, protože tato porucha se neprojeví na správné funkci zařízení. Poruchu však je nutno zjistit a odstranit, protože další porucha by již mohla vést k poruše projevující se na výstupech celého zařízení. Testování se provádí pomocí vstupních svorek §2, 22' 22 testovacího signálu tak, že logické bloky A8, B8 a C8 dovolí testovat pomocí obvodů A4, B4 a C4 pouze jeden kanál. Po přivedení testovacího signálu např. na vstup Sl nejprve logické obvody zkontrolují, zda jsou větve B a C v pořádku a zároveň zablokuje možnost testování větví B a C.(The first fault tolerance circuit designed in this way is very important for diagnostic testing because this fault will not affect the proper functioning of the device. However, the fault must be detected and corrected, since another fault could already lead to a fault occurring at the output of the entire device. is carried out using the test signal input terminals 52, 22 '22 so that logic blocks A8, B8 and C8 allow only one channel to be tested by means of circuits A4, B4 and C4. whether branches B and C are in good condition and at the same time block the possibility of testing branches B and C.

Dále je prostřednictvím testovacího obvodu A4 do větve A zaveden testovací signál, na který musí obvody A5, A6 a A7 reagovat. Jejich reakci testujeme pomocí logického bloku A8, zároveň však pomocí logických bloků B8 a C8 zjištujeme, zda vyhodnocovací obvody B5, B6, B7, C5, C6 a C7 zůstaly v původním stavu. Testujeme tedy nejen větev A, kde vyhodnocovací obvody musí změnit svůj stav, ale i větve B a C, kde stav vyhodnocovacích obvodů musí zůstat nezmě265641 něn. O výsledku testu je operátor informován pomocí světelné signalizace, testy se provádějí postupně ve všech třech větvích A, B, C. Během testu se nemění údaje na výstupních svorkách S4, S5, S6 a S7, takže test je možno provádět za provozu zařízení.In addition, a test signal is applied to the branch A via the test circuit A4, to which the circuits A5, A6 and A7 must respond. We test their response using logic block A8, but also using logic blocks B8 and C8 to determine whether the evaluation circuits B5, B6, B7, C5, C6 and C7 remained in their original state. So we are testing not only branch A, where the evaluation circuits have to change their state, but also branches B and C, where the state of the evaluation circuits must remain unchanged265641. The operator is informed of the test result by means of light signaling, the tests are carried out in all three branches A, B, C. The data on output terminals S4, S5, S6 and S7 do not change during the test, so the test can be performed during operation.

Zařízení podle vynálezu lze použít všude tam, kde je třeba s vysokou přesností, spolehlivostí a provozní bezpečností hlídat a měřit otáčky rotujících částí. Typickým příkladem takové rotační části je rotor parní turbíny, u kterého je třeba před přifázovánlm zapotřebí regulovat otáčky a po přifázování je třeba zabezpečovat turbínu proti nadměrným otáčkám, které mohou vzniknout při náhlém odlehčení generátoru.The device according to the invention can be used wherever the speed of rotating parts needs to be monitored and measured with high accuracy, reliability and operational safety. A typical example of such a rotating part is a steam turbine rotor in which the speed must be controlled before phasing and, after phasing, the turbine must be protected against excessive speed that may occur when the generator is suddenly relieved.

Claims

OBJECT OF THE INVENTION

An apparatus for measuring the speed of a turbine and its overspeed protection, characterized in that the output (101) of the first speed sensor (A1) is connected to an input (102) of the first input circuit (A2) whose output (103) is connected to an input ( 104) of the first transducer (A3) and simultaneously to the first input (126) of the first controlled pulse signal selection circuit (A10) and the output (105) of the first transducer (A3) is connected to the input (106) of the first circuit (A4) (108) is coupled to the first input (109) of the first comparator circuit (A5) and simultaneously to the input (112) of the first acceleration evaluation circuit (A6) and to the input (114) of the first exceedance circuit (A7) and input (209) a second comparator circuit (B5) and a first input (123) of the first controlled analogue selection circuit (A9), the output (201) of the second speed sensor (B1) being connected to the input (202) d the input circuit (B2), whose output (203) is connected to the input (204) of the second converter (B3) and simultaneously to the first input (226) of the second controlled pulse signal selection circuit (BIO), while the output (205) of the second converter (B3) B3) is connected to the input (206) of the second test circuit (B4), the output of which (208) is connected to both the first input (210) of the second comparator circuit (B5) and the input (212) of the second circuit (B6) evaluating the acceleration, on the one hand with the input (214) of the second level crossing circuit (B7), on the other hand with the first input (309) of the third comparative circuit (C5) and with the first input (223) of the second controlled selection circuit (B9) of the analog signal. the output (301) of the third speed sensor (C1) is connected to the input (302) of the third input circuit (C2), whose output (30.3) is connected to the input (304) of the third converter (C3) and simultaneously to the first input (326) of the third managed o pulse signal selection circuit (C10) and output (305) of third converter (C3) is connected to a first input (306) of the third circuit (C4) for testing, the output of which (308) is connected to the first input (309) of the third comparison circuit (C5) and simultaneously with the input (312) of the third acceleration evaluation circuit (C6) and with the input (314) of the third exceedance evaluation circuit (C7) and with the second input (110) of the first comparator circuit (A5) and the first input (323) ) a third controlled analogue selection circuit (C9), wherein the output (111) of the first comparator circuit (A5) is connected to the first input (116) of the first logical block (A8) and the output (113) of the first acceleration evaluation circuit (A6) coupled to the third input (118) of the first logic block (A8) and simultaneously to the third input (409) of the acceleration signal selection majority circuit (D2) and that the output (115) of the first exceedance evaluation circuit (A7) the level is connected to the second input (117) of the first logic block (A8) and simultaneously to the third input (406) of the overflow signal selection circuit (D1) while the output (211) of the second comparator circuit (B5) is connected to the first input ( 216) of the second logic block (B8) and the output (213) of the second acceleration evaluation circuit (B6) is connected to the third input (218) of the second logical block (B8) and simultaneously to the second input (408) of the majority selection circuit (D2) the acceleration signal and the output (215) of the second exceedance evaluation circuit (B7) is connected to the second input (217) of the second logic block (B8) and simultaneously to the second input (405) of the exceedance signal selection and output circuit (D1) (311) the third comparator circuit (C5) is connected to the first input (316) of the third logic block (C8) and the output (313) of the third acceleration evaluation circuit (C6) is connected to the third input (318) of the third and at the same time to the first input (407) of the majority acceleration signal selection circuit (C2), the output (315) of the third exceedance evaluation circuit (C7) being connected to the second input (317) of the third logical block (C8) ) and simultaneously to the first input (404) of the circuit for selecting the exceedance level signal and the diagnostic bus (119) of the first logical block (A8) is connected to the diagnostic bus (219) of the second logical block ( B8) and at the same time the input / / output of the diagnostic bus (319) of the third logic block (C8) and the input terminal (S1) of the first branch test signal (A) is connected to the input / output of the test bus (120) of the first logical block (A8) ), both with the input / output test bus (220) of the second logic block (B8), and with the input / output test bus (320) of the third logic block (C8), and with the input terminal (S2) the second leg (B) and the third leg (C) test input (S3), the output (121) of the first logic block (A8) being connected to the second control input (107) of the first test circuit (A4) and the first output (221) of the second logic block (B8) is connected to the second control input (207) of the second test circuit (B4) and the first output (321) of the third logic block (C8) is connected to the second control input (307) of the third the test logic circuit (C4) and the second output (122) of the first logic block (A8) is connected to the second control input (124) of the first analog control signal selection circuit (A9) and simultaneously to the second control input (127) of the first controlled selection circuit A10) of the pulse signal and the second output (222) of the second logic block (B8) is connected to the second control input (224) of the second controlled analogue selection circuit (B9) and simultaneously to the second control the second input (227) of the second pulse signal control circuit (BIO) and the second output (322) of the third logic block (C8) are connected to the second control input (324) of the third analog signal control circuit (C9) and simultaneously to the second control input (327) of the third pulse signal control circuit (CIO), while the output (125) of the first analog signal control circuit (A9) is coupled to the output (225) of the second analog signal control circuit (B9) and the output (325) the analog signal selection circuit (C9) and, at the same time as the analog signal output terminal (S6), and the output (128) of the first pulse signal selection circuit (A10) is coupled to the output (228) of the second pulse signal selection circuit (BIO) and output (328) a third pulse signal controlled selection circuit (CIO); early with a common pulse signal output terminal (S7), wherein the level exceedance signal selection circuit (410) is connected to the level exceedance signal output terminal (S4) and the accelerate signal selection (411) output (411) is selected connected to the output terminal (S5) of the major acceleration signal.