CS265159B1

CS265159B1 - Connection of phase suspension for evaluation of serial data

Info

Publication number: CS265159B1
Application number: CS874924A
Authority: CS
Inventors: Dusan Ing Loutocky
Original assignee: Loutocky Dusan
Priority date: 1987-06-30
Filing date: 1987-06-30
Publication date: 1989-10-13
Also published as: CS492487A1

Abstract

Řešení umožňuje zrychlit synchronizační proces při počátečním připojení sledované frekvence a rozšířit povolené pásmo sledované frekvence u systémů, které používají řízeného oscilátoru a fázového detektoru s proporcionální složkou, pracujícího v režimu modulo 360°. Po dobu určenou druhým, respektive třetím monostabilním obvodem, nepodléhá fázový závěs vlivu nežádoucí odchylky, vzniklé přechodem fáze přes 360° ve fázovém detektoru. Zapojení může nalézt uplatnění v oblasti elektrotechniky a výpočetní a měřicí techniky.The solution allows to speed up the synchronization process at the initial connection of the monitored frequency and to expand the allowed band of the monitored frequency in systems that use a controlled oscillator and a phase detector with a proportional component, operating in the modulo 360° mode. For the time determined by the second, respectively the third monostable circuit, the phase lock is not subject to the influence of the unwanted deviation caused by the phase transition through 360° in the phase detector. The connection can find application in the field of electrical engineering and computing and measurement technology.

Description

Vynález řeší problém zrychlení synchronizačního procesu při počátečním připojení cílové frekvence a rozšíření povoleného pásma cílové frekvence u systémů, které používají řízeného oscilátoru a fázového detektoru s proporcionální složkou, pracujícího v režimu modulo 360 stupňů.The invention solves the problem of accelerating the synchronization process by initially connecting the target frequency and extending the allowable target frequency bandwidth of the systems using a proportional component controlled oscillator and phase detector operating in modulo 360 degree mode.

Dosud známé systémy fázových závěsu pracujících s fázovým detektorem o rozsahu 360 stupňů procházejí při náběhu do synchronizace jak fázovým úhlem, který frekvenci řízeného oscilátoru zvyšuje, tak i fázovým úhlem, který frekvenci řízeného oscilátoru snižuje, a to až do okamžiku, kdy dojde k zachycení proporcionální složkou. Po dobu, kdy je fázovým detektorem generovaná odchylka opačná k odchylce žádoucí, je synchronizační proces zdržován a oscilátor se dokonce vzdaluje od cílové frekvence. Přitom může navíc při velké odchylce cílové frekvence dojít k zasynchronizování řízeného oscilátoru na frekvenci, jejíž poměr k frekvenci sledované je možno vyjádřit jako poměr dvou malých celých čísel. Jsou-li v signálu nesoucím cílovou frekvenci nakódována data, není jejich vyhodnocení možné.The known phase lock systems operating with a 360-degree phase detector go into synchronization both at the phase angle that increases the frequency of the controlled oscillator and at the phase angle that decreases the frequency of the controlled oscillator until the proportional ingredient. While the deviation generated by the phase detector opposite to the deviation is desired, the synchronization process is delayed and the oscillator even moves away from the target frequency. In addition, in the case of a large deviation of the target frequency, the controlled oscillator can be synchronized to a frequency whose ratio to the observed frequency can be expressed as a ratio of two small integers. If data is encoded in the signal carrying the target frequency, its evaluation is not possible.

Tyto nevýhody odstraňuje zapojení fázového závěsu pro vyhodnocení sériových dat podle vynálezu, jehož podstata spočívá v tom, že vstupní svorka celého zapojení je připojena k vstupu prvního monostabilního obvodu_zjehož první výstup je připojen ke vstupu zpožďovacího členu a k prvnímu vstupu klopného obvodu. Druhý výstup prvního monostabilního obvodu je připojen k druhému vstupu druhého hradla. Výstup zpoždovacího členu je připojen k druhému vstupu prvního součinového hradla, jehož výstup je připojen k prvnímu vstupu řízeného oscilátoru a ke vstupu druhého časového diskriminátoru. První výstup klopného obvodu je připojen k prvnímu vstupu prvního součinového hradla a druhý výstup klopného obvodu je připojen k třetímu vstupu druhého součinového hradla, jehož výstup je připojen k druhému vstupu řízeného oscilátoru a ke vstupu prvního časového diskriminátoru, jehož výstup je připojen ke vstupu druhého monostabilního obvodu, jehož výstup je připojen k třetímu vstupu prvého součinového hradla. Výstup druhého časového diskriminátoru je připojen ke vstupu třetího monostabilního obvodu, jehož výstup je připojen k prvnímu vstupu druhého součinového hradla. První výstup řízeného oscilátoru je připojen k druhému vstupu klopného obvodu a druhý výstup řízeného oscilátoru je připojen k výstupní svorce celého zapojení.These drawbacks are eliminated by the phase locked circuit for evaluating the serial data according to the invention, which consists in that the input terminal of the entire circuit is connected to the input of the first monostable circuit _from whose first output is connected to the input of the delay member and the first input of the flip-flop. The second output of the first monostable circuit is connected to the second input of the second gate. The output of the delay member is connected to the second input of the first product gate, the output of which is connected to the first input of the controlled oscillator and to the input of the second time discriminator. The first flip-flop output is connected to the first input of the first product gate and the second flip-flop output is connected to the third input of the second product gate whose output is connected to the second input of the controlled oscillator and the input of the first time discriminator. a circuit whose output is connected to the third input of the first product gate. The output of the second time discriminator is connected to the input of the third monostable circuit, the output of which is connected to the first input of the second product gate. The first output of the controlled oscillator is connected to the second input of the flip-flop and the second output of the controlled oscillator is connected to the output terminal of the entire wiring.

Hlavní výhodou zapojení podle vynálezu je, že po dobu určenou druhým, respektive třetím monostabilním obvodem, nepodléhá fázový závěs vlivu nežádoucí odchylky vzniklé přechodem fáze přes úhel 360° ve fázovém detektoru. Tím se jednak urychlí přechodový jev, jednak se rozšíří pásmo zachycení, protože řízený oscilátor nemigruje nežádoucím směrem.The main advantage of the circuitry according to the invention is that for a period determined by the second and third monostable circuits, the phase lock is not subject to the undesired deviation caused by the phase transition over the angle of 360 [deg.] In the phase detector. This will both accelerate the transient effect and broaden the capture band because the controlled oscillator does not migrate in the undesired direction.

Na připojených výkresech je na obr. 1 znázorněno blokové schéma zapojení fázového závěsu pro vyhodnocení sériových dat a na obr. 2 je diagram jeho funkce. Vstup'ní svorka 011 celého zapojení je připojena ke vstupu 111 prvního monostabilního obvodu 1^ jehož první výstup 121 je připojen ke vstupu 213 zpoždovacího členu 2. a k prvnímu vstupu 411 klopného obvodu _4, přičemž druhý výstup 122 prvního monostabilního obvodu 1. je připojen k druhému vstupu 512 druhého součinového hradla 5, přičemž výstup 221 zpoždovacího členu 2^ je připojen k druhému vstupu 312 prvního součinového hradla jehož výstup 321 je připojen k prvnímu vstupu 611 řízeného oscilátoru 6 a ke vstupu 911 druhého časového diskriminátoru 9_, přičemž první výstup 421 klopného obvodu 4_ je připojen k prvnímu vstupu 311 prvního součinového hradla 3. a druhý výstup 422 klopného obvodu 4_ je připojen k třetímu vstupu 513 druhého součinového hradla _5 jehož výstup je připojen k druhému výstupu 612 řízeného oscilátoru 6 a ke vstupu 711 prvního časového diskriminátoru Ί_, jehož výstup 721 je připojen ke vstupu 811 druhého monostabilního obvodu jehož výstup 221 je připojen k třetímu vstupu 313 prvého součinového hradla 3., přičemž výstup 921 druhého časového diskriminátoru 9. je připojen ke vstupu 1 011 třetího monostabilního obvodu 10, jehož výstup 1 021 je připojen k prvnímu vstupu 511 druhého součinového hradla 5, přičemž první výstup 621 řízeného oscilátoru 6^ je připojen k druhému vstupu 412 klopného obvodu 4. a druhý výstup 622 řízeného oscilátoru 6^ je připojen k výstupní svorce 021 celého zapojení.In the accompanying drawings, FIG. 1 is a block diagram of a phase lock circuit for evaluating serial data, and FIG. 2 is a diagram of its function. The input terminal 011 of the entire circuit is connected to the input 111 of the first monostable circuit 1 whose first output 121 is connected to the input 213 of the delay member 2 and to the first input 411 of the flip-flop 4, the second output 122 of the first monostable circuit 1 connected to a second input 512 of the second product gate 5, wherein the output 221 of the delay member 2 is connected to a second input 312 of the first product gate whose output 321 is connected to the first input 611 of the controlled oscillator 6 and to the input 911 of the second time discriminator 9; the circuit 4 is connected to the first input 311 of the first product gate 3 and the second output 422 of the flip-flop 4 is connected to the third input 513 of the second product gate 5 whose output is connected to the second output 612 of the controlled oscillator 6 and to the input 711 of the first time discriminator 7; whose output 721 connects them n to the input 811 of the second monostable circuit whose output 221 is connected to the third input 313 of the first product gate 3, the output 921 of the second time discriminator 9 is connected to the input 1 011 of the third monostable circuit 10 whose output 1021 is connected to the first input The second output 621 of the controlled oscillator 6 is connected to the second input 412 of the flip-flop 4 and the second output 622 of the controlled oscillator 6 is connected to the output terminal 021 of the entire circuit.

Funkce zapojení podle vynálezu je následující:The function of the circuit according to the invention is as follows:

Hrana signálu cílové frekvence spustí prvý monostabilní obvod 2 a zároveň nastavý klopný obvod 2. Klopný obvod ± je nulován příchodem signálu z prvního výstupu 621 řízeného oscilátoru 2·The edge of the target frequency signal triggers the first monostable circuit 2 and the set flip-flop 2 at the same time. The flip-flop ± is reset by the signal coming from the first output 621 of the controlled oscillator 2 ·

Prvé součinové hradlo 2 generuje pulsy, které způsobují snížení frekvence řízeného oscilátoru 2» druhé součinové hradlo 5 generuje pulsy, které způsobují zvýšení frekvence řízeného oscilátoru 6· Tyto pulsy se v řízeném oscilátoru 6 zpracovávají zvláštním filtrem a integrují se. Sudeme předpokládat, že změna frekvence řízeného oscilátoru je tak pomalá, že za námi uvažovaný časový interval se neprojeví.The first product gate 2 generates pulses that cause the frequency of the controlled oscillator 2 to be reduced. The second product gate 5 generates pulses that cause the frequency of the controlled oscillator 6 to increase. These pulses are processed in the controlled oscillator 6 by a separate filter and integrated. We can assume that the frequency change of the controlled oscillator is so slow that the time interval we consider does not take effect.

Zpoždovací člen 2_ má jednak za úkol odstranit nežádoucí pulsy, které by mohly vzniknout na výstupu 321 prvního součinového hradla 2 ^{a na} výstupu 521 druhého součinového hradla 2» jednak ve stavu zasynchronizování zvýšit citlivost na malé změny fáze. Při vysvětlení funkce je možno jej zanedbat. Jestliže je druhý monostabilní obvod 2 odpojen od vstupu 313 prvého součinového hradla 2 ^a současně je třetí monostabilní obvod 10 odpojen od vstupu 511 druhého součinového hradla 5, dostaneme na výstupu 321 hradla 2 průběh označený v diagramu U, na výstupu 321 hradla 2 průběh označený P. Je vidět, že kladné pulsy U se v jednotlivých taktech stále rozšiřují a v okamžiku přeskoku fáze se změní z nejširších pulsů U na nejširší pulsy P, které se pak dále zužují. Z nejužších pulsů P se přechází do nejužších pulsů U, které se opět rozšiřují.The delay member 2 aims, on the one hand, to remove unwanted pulses which could be generated at the output 321 of the first product gate 2 ^{and at the} output 521 of the second product gate 2, on the other hand, to increase sensitivity to small phase changes. It can be neglected when explaining the function. If the second monostable circuit 2 is disconnected from the input 313 of the first product gate 2 ^and at the same time the third monostable circuit 10 is disconnected from the input 511 of the second product gate 5, the waveform indicated in diagram U is outputted at gate 321; It can be seen that the positive pulses U are constantly expanding in the individual clocks and at the moment of phase jump they change from the widest pulses U to the widest pulses P, which then narrow further. From the narrowest pulses P is passed to the narrowest pulses U, which again expand.

Existence pulsů P je v našem případě nežádoucí, protože vzdaluje frekvenci řízeného oscilátoru od požadované cílové frekvence. Je možno předpokládat, že zahradlováním pulsů signálu P nebo alespoň zahradlování nejširších pulsů signálu P, které mají na frekvenci řízeného oscilátoru největší vliv, by se průběh synchronizačního procesu zlepšil.The existence of P pulses is undesirable in our case because it distances the frequency of the controlled oscillator from the desired target frequency. It can be assumed that by gardening the pulses of the P signal or at least gardening the widest pulses of the P signal that have the greatest influence on the frequency of the controlled oscillator, the course of the synchronization process would be improved.

K zahradlování širokých pulsů signálu P je použito časového diskriminátoru 9 a monostabilního obvodu 10. Na výstupu 921 časového diskriminátoru 2 ^s® objeví puls pouze tehdy, je-li na vstupu 911 puls, jehož šířka je větší než prahová hodnota, která je nastavena tak, aby časovým diskriminátorem prošly pulsy U těsně před přeskokem fáze. Tyto pulsy spustí monostabilní obvod 22· Tento obvod může být znovu odstartován během své aktivní periody. Délka pulsu tohoto monostabilního obvodu je volena tak, aby hradlem 5_ neprošlo prvních několik (širokých) pulsů signálu P, zbývající úzké pulsy signálu P mají na průběh synchronizace malý vliv. Řídící signály oscilátoru pak mají průběhy podle obr. 2.A time discriminator 9 and a monostable circuit 10 are used to garden wide pulses of the P signal. At the output 921 of the time discriminator 2 ^s ®, a pulse only occurs when the input 911 is a pulse whose width is greater than a threshold set that the U pulses pass the time discriminator just before the phase jump. These pulses trigger a monostable circuit 22. This circuit can be restarted during its active period. The pulse length of this monostable circuit is selected such that the first few (wide) pulses of the P signal do not pass through the gate 5, the remaining narrow pulses of the P signal have little effect on the synchronization process. The oscillator control signals then have the waveforms shown in FIG. 2.

Zcela obdobným způsobem pracuje časový diskriminátor 7_ a monostabilní obvod 2 ^v případě, že cílová frekvence je vyšší než frekvence řízeného oscilátoru.Quite similar way working time discriminator 7 and the monostable 2 ^when the target frequency is higher than the frequency controlled oscillator.

Vynález může nalézt uplatnění v oblasti výpočetní a měřicí techniky při vyhodnocováni informace v sériovém kódu, zejména pro magnetické diskové paměti, magnetické páskové paměti a podobně.The invention may find application in the field of computer and measurement technology in the evaluation of serial code information, in particular for magnetic disk memories, magnetic tape memories and the like.

Claims

Phase locked circuit for serial data evaluation characterized in that the input terminal (011) of the entire circuit is connected to the input (111) of the first monostable circuit (1), whose first output (121) is connected to the input (211) of the delay member (2) and a first input (411) of the flip-flop (4), the second output (122) of the first monostable circuit (1) being connected to the second input (512) of the second product gate (5), the output (221) of the delay member (2) being connected to the second input (312) of the first product gate (3), the output (321) of which is connected to the first input (611) of the controlled oscillator (6) and to the input (911) of the second time discriminator (9); a flip-flop (4) is connected to a first input (311) of the first product gate (3) and a second output (422) of the flip-flop (4) is connected to a third input (513) of the second product gate (5) ) is when coupled to the second input (612) of the controlled oscillator (6) and to the input (711) of the first time discriminator (7) whose output (721) is connected to the input (811) of the second monostable circuit (8) whose output (821) connected to a third input (313) of the first product gate (3), the output (921) of the second time discriminator (9) is connected to the input (1 011) of the third monostable circuit (10) whose output (1 021) is connected to the first an input (511) of the second product gate (5), the first output (621) of the controlled oscillator (6) being connected to the second input (412) of the flip-flop (4) and the second output (622) of the controlled oscillator (6) connected to the output terminal (021) of the whole wiring.