CS262166B1 - Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications - Google Patents
Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications Download PDFInfo
- Publication number
- CS262166B1 CS262166B1 CS875889A CS588987A CS262166B1 CS 262166 B1 CS262166 B1 CS 262166B1 CS 875889 A CS875889 A CS 875889A CS 588987 A CS588987 A CS 588987A CS 262166 B1 CS262166 B1 CS 262166B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- logic
- coupled
- logic element
- Prior art date
Links
- 230000006978 adaptation Effects 0.000 claims description 30
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Zapojení je určeno pro řídicí a informační systémy s vyššími nároky na zabezpečení bitové synchronizace při přenosu dat. Obsahuje hodinový člen, dva přizpůsobovací členy, programovací člen, deset logických členů, tři negační členy, odporový člen, dva diodové členy a výstupní řídicí člen, které jsou vzájemně propojeny. Zapojení zahrnuje šest vnějších vstupů a tři vnější výstupy.The wiring is for control and information systems with higher security requirements bit synchronization during data transfer. Contains clock member, two matching members, programming member, ten logical members, three negating members, a resistance member, two diode members and output control member which they are interconnected. Involvement includes six external inputs and three external outputs.
Description
Vynález se týká zabezpečovacího zařízení přenosové rychlosti, zejména pro bitovou synchronizaci sériových synchronních komunikací, sestávajícího z hodinového členu, přizpůsobovacích členů, programovacího členu, logických členů, negačních členů, odporového členu, diodových členů a výstupního řídicího členu.The invention relates to a baud rate security device, in particular for bit synchronization of serial synchronous communications, consisting of a clock member, a matching member, a programming member, a logic member, a negation member, a resistive member, a diode member, and an output control member.
V současné době existující podobná zařízení se odlišují obvodovým řešením a způsobem strobování základního hodinového kmitočtu. Nevýhodou stávajících řešení je nespolehlivost a fázová nestabilita vzhledem k rychlosti přenosu.Currently existing similar devices differ in circuit design and basic clock frequency strobing. The disadvantage of existing solutions is unreliability and phase instability due to the transfer rate.
Uvedené nedostatky odstraňuje zabezpečovací zařízení podle vynálezu, sestávající z hodinového členu, přizpůsobovacích členů, programovacího členu, logických členů, negačních členů, odporového členu, diodových členů a výstupního řídicího členu.Said drawbacks are overcome by the security device according to the invention, consisting of a clock member, a matching member, a programming member, a logic member, a negation member, a resistive member, a diode member, and an output control member.
Podstato vynálezu spočívá v tom, že výstup hodinového členu je propojen s prvním vstupem prvního přizpůsobovacího členu, jehož druhý vstup je spojen s druhým vstupem hodinového členu, s třetím vstupem druhého přizpůsobovacího členu, s druhým výstupem programovacího členu, se šestým vstupem třetího logického členu, se čtvrtým vstupem prvního přizpůsobovacího členu, s výstupem odporového členu, se třetím vstupem druhého logického členu, s třetím vstupem třetího- negačního členu, se Šestým vnějším vstupem, se čtvrtým vstupem sedmého logického členu, se čtvrtým vstupem osmého logického členu, se třetím vstupem, s druhým vstupem a s prvním vstupem výstupního řídicího členu.SUMMARY OF THE INVENTION The output of the clock member is coupled to a first input of a first adjuster whose second input is connected to a second input of a clock member, a third input of a second adjuster, a second output of a programming member, a sixth input of a third logic with the fourth input of the first adaptation member, with the output of the resistive element, with the third input of the second logic, with the third input of the third-negative element, with the sixth external input, with the fourth input of the seventh logic with a second input and a first input of the output control member.
První vstup hodinového členu je spojen se čtvrtým vstupem druhého logického členu, se třetím vstupem sedmého logického členu, s pátým vnějším vstupem, se šestým vstupem sedmého logického členu, se čtvrtým vstupem výstupního řídicího členu, se třetím vstupem desátého logického členu, se třetím vstupem osmého logického členu, s druhým vstupem třetího negačního členu, se třetím vstupem a čtvrtým vstupem šestého logického1 členu, s pátým vstupem třetího logického členu, se třetím vstupem prvního přizpůsobovacího členu a se čtvrtým vstupem druhého přizpůsobovacího členu.The first clock member input is coupled to the fourth input of the second logic, the third input of the seventh logic, the fifth external input, the sixth input of the seventh logic, the fourth input of the output control, the third input of the tenth logic, the third input of the eighth a logic element, with a second input of the third negation element, with a third input and a fourth input of the sixth logic 1 , with a fifth input of the third logic element, with a third input of the first adaptation member and with a fourth input of the second adaptation member.
První stavový výstup až n-tý stavový výstup prvního přizpůsobovacího členu je spojen s prvním stavovým vstupem až n-tým stavovým vstupem programovacího členu, jehož vstup je spojen s prvním vnějším vstupem. První výstup programovacího členu je Spojen s prvním vstupem druhého přizpůsobovacího členu, jehož první výstup je propojen s prvním vstupem pátého logického členu a s prvním vstupem třetího negačního členu.The first state output to the n-th state output of the first adaptation member is coupled to the first state input to the n-th state input of the programming member whose input is coupled to the first external input. The first output of the programming member is coupled to the first input of the second adaptation member, the first output of which is coupled to the first input of the fifth logic member and the first input of the third negation member.
Druhý výstup druhého přizpůsobovacího členu je propojen s druhým vstupem třetího logického členu a se vstupem druhého negačního členu a třetí výstup druhého přizpůsobovacího členu je propojen se třetím vstupem třetího logického členu a s prvním vnějším výstupem. Čtvrtý výstup druhého přizpůsobovacího členu je spojen se čtvrtým vstupem třetího logického členu a se šestým vstupem výstupního řídicího členu. Pátý výstup druhého přizpůsobovacího členu je propojen s prvním vstupem šestého logického členu, jehož druhý vstup je propojen s výstupem prvního- negačního členu.The second output of the second adaptation member is coupled to the second input of the third logic member and the input of the second negation member, and the third output of the second adaptation member is coupled to the third input of the third logic member and the first external output. The fourth output of the second adaptation member is coupled to the fourth input of the third logic member and the sixth input of the output control member. The fifth output of the second adaptation member is coupled to the first input of the sixth logic, whose second input is coupled to the output of the first negation member.
Vstup prvního negačního členu je spojen se čtvrtým vstupem desátého logického členu a se šestým výstupem druhého přizpůsobovacího členu, jehož druhý -vstup je propojen s pátým vstupem výstupního řídicího Členu a s výstupem sedmého- logického čletou. Výstup šestého logického členu je spojen se vstupem druhého diodového členu. 'Druhý vnější vstup je propojen s druhým 'vstupem prvního logického Členu a s druhým vstupem pátého logického členu.The input of the first negation member is coupled to the fourth input of the tenth logic member and the sixth output of the second adaptation member, the second input of which is coupled to the fifth input of the output control member and the output of the seventh logic reader. The output of the sixth logic element is coupled to the input of the second diode element. The second external input is coupled to the second input of the first logical member and the second input of the fifth logical member.
Výstup pátého logického členu je propojen s prvním vstupem třetího logického členu, jehož výstup je spojen se vstupem prvního diodového členu, jehož výstup je spojen s -výstupem druhého diodového členu, se vstupem odporového členu a s prvním vstupem a druhým vstupem druhého logického členu. Výstup druhého logického čle'nu je propojen s druhým vstupem čtvrtého 'logického' členu -a s prvním vstupem prvního logického- členu.The output of the fifth logic is coupled to the first input of the third logic, the output of which is coupled to the input of the first diode, the output of which is coupled to the output of the second diode, the input of the resistor, and the first input and second input of the second logic. The output of the second logical member is coupled to the second input of the fourth 'logical' member -a to the first input of the first logical-member.
Výstup prvního logického členu je spojen s druhým vstupem sedmého logického členu, jehož první vstup je spojen s výstupem Čtvrtého logického členu, jehož první vstu-p 'je .propojen se čtvrtým vnějším vstupem a s prvním vstupem osmého logického členu. 'Druhý vstup osmého logického členu je spojen s výstupem třetího negačního členu. ‘Pátý -vstup sedmého logického členu je spojen s výstupem desátého, logického členu, jehož první vstup je s-pojen s výstupem· osmého logického členu. Druhý vstup desátého logického členu je propojen s výstupem de-vátého logického členu, jehož první vstup je spojen s výstupem druhého negačního členu. Druhý vstup devátého logického členu je napojen n.a třetí vnější vstup. Druhý vnější výstup je spojen s prvním výstupem výstupního řídicího členu, jehož druhý výstup je napojen na třetí vnější výstup.The output of the first logic is coupled to the second input of the seventh logic, the first input of which is connected to the output of the Fourth Logic, the first input of which is coupled to the fourth external input and the first input of the eighth logic. The second input of the eighth logic is coupled to the output of the third negation. Át The fifth-input of the seventh logic is coupled to the output of the tenth, logic, whose first input is coupled to the output of the eighth logic. The second input of the tenth logic element is coupled to the output of the ninth logic element, the first input of which is connected to the output of the second negation element. The second input of the ninth logic is connected to n.and the third external input. The second external output is connected to the first output of the output control member, the second output of which is connected to the third external output.
Zapojení podle vynálezu se vyznačuje novým způsobem generace hodinových -pulsů a řízením dělicího- poměru základního hodinového kmitočtu tak, že zařízení kromě řízení přenosové rychlosti umožňuje přesné sfázování vygenerovaného hodinového signálu s datovým signálem protějšího vysílače a tím také jeho bezchybné dekódování v navazujícím zařízení.The circuit according to the invention is characterized by a new method of clock generation and controlling of the clock rate of the basic clock so that the device, in addition to controlling the baud rate, enables accurate clocking of the generated clock signal with the data signal of the opposite transmitter and thereby its flawless decoding in the downstream device.
Na přiloženém výkresu je znázorněno příkladné schéma zapojení zabezpečovacího zařízení podle vynálezu.The accompanying drawing shows an exemplary circuit diagram of a security device according to the invention.
Zabezpečovací zaří-zení sestává z hodinového členu 1, který obsahuje piezo-keramickou jednotku s pomocnými obvody. První přizpůsobovací člen obsahuje n-násobný čítač. Programovací člen 3 je realizován přepínačem s nezávislou možností vnitřního propojení svého prvního vstupu 3.1 s druhým výstupem 3.3 programovatelného propojení vždy jednoho ze svých stavových vstupů 3.í?l až 3.Qn se svým prvním výstupem 3.3. Druhý přizpůsobovací člen 4 tvoří sedminásobný dvojkový čítač s resetováním prostřednictvím druhého vstupu 4.2.The security device consists of a clock member 1 comprising a piezo-ceramic unit with auxiliary circuits. The first matching member comprises an n-fold counter. The programming member 3 is implemented by a switch with an independent possibility of internally interconnecting its first input 3.1 with the second output 3.3 of a programmable connection of one of its status inputs 3.i? L to 3.Qn with its first output 3.3. The second matching member 4 comprises a seven-fold binary counter resetting via the second input 4.2.
První, druhý a čtvrtý logický člen 5, 6 a 9 jsou tvořeny dvouvstupovým logickým obvodem typu NAND. Třetí, šestý, sedmý a desátý logický člen 7, 13, 15 a 20 jsou tvořeny čtyřvstupovým logickým obvodem typu NAND. Pátý, osmý a devátý logický člen 12, 18 a 19 jsou tvořeny logickým obvodem EX-OR. Odporový člen lil umožňuje úpravu napěťového signálu před vstupem do druhého logického členu 6. První a druhý diodový člen 11 a 14 umožňují logický součet příslušných průchozích signálů.The first, second and fourth logic elements 5, 6 and 9 are formed by a two-input NAND logic circuit. The third, sixth, seventh, and tenth logic members 7, 13, 15, and 20 consist of a four-input NAND logic circuit. The fifth, eighth and ninth logic members 12, 18 and 19 are formed by an EX-OR logic circuit. The resistor 1111 allows the voltage signal to be adjusted before entering the second logic member 6. The first and second diode members 11 and 14 allow the logical sum of the respective through signals.
První, druhý a třetí negační člen 8, 16 a '57 ’nvertují.cí průchozí signál. Výstupní řídicí člen 21 je tvořen klopným obvodem s přepisem signálu z prvního vstupu 21.1 na první výstup 21.7 a druhý výstup 21.6, který signál invertuje. Obvod je řízen signály na pátém a šestém vstupu 21.5 a 21.6 Pátým vstupem, 21.5 je nastavován vždy první výstup 21.7 na úroveň log H a druhý výstup 21.8 na log L. Vlastní převod je řízen pomocí signálu na šestém vstupu 21.6.The first, second, and third negation members 8, 16, and '57 'are not inverting. The output control member 21 is formed by a flip-flop with a signal transcribed from the first input 21.1 to the first output 21.7 and the second output 21.6 that inverts the signal. The circuit is controlled by signals on the fifth and sixth inputs 21.5 and 21.6 The fifth input, 21.5 is always set the first output 21.7 to the log H level and the second output 21.8 to the log L. The actual conversion is controlled by the signal on the sixth input 21.6.
Hodinový člen 1 je přes první vstup 1.3 propojen s prvním vstupem 2.1 prvního přizpůsobovacího členu 2, jehož druhý vstupThe clock member 1 is connected via a first input 1.3 to a first input 2.1 of a first adjusting member 2, the second input of which
2.2 je spojen s druhým vstupem 1.2 hodinového, členu 1, s třetím vstupem 4.3 druhého přizpůsobovacího členu 4, s druhým výstupem 3.3 programovacího členu 3, se šestým vstupem 7.6 třetího logického členu 7, se čtvrtým vstupem 2.4 prvního přizpůsobovacího, členu 2, s výstupem 10.2 odporového členu 10, se třetím vstupem 6.3 druhého logického členu 6, s třetím vstupem 17.3 třetího negačního členu 17, se šestým vnějším vstupem E9, se čtvrtým vstupem, 15.4 sedmého logického členu 15, se čtvrtým vstupem 18.4 osmého logického členu 18, se třetím vstupem 21.3, druhým vstupem2.2 is connected to the second input 1.2 of the clock 1, the third input 4.3 of the second adjuster 4, the second output 3.3 of the programming member 3, the sixth input 7.6 of the third logic 7, the fourth input 2.4 of the first adjuster 2, the output 10.2 resistive element 10, with third input 6.3 of second logic element 6, with third input 17.3 of third negative element 17, with sixth external input E9, with fourth input, 15.4 of seventh logic element 15, with fourth input 18.4 of eighth logic element 18, with third input 21.3, second input
21.2 a. s prvním vstupem 21.1 výstupního řídicího členu 21.21.2 a. With the first input 21.1 of the output control member 21.
První vstup 1.1 hodinového členu 1 je spojen se čtvrtým vstupem 6.4 druhého logického členu 6, se třetím vstupem 15.3 sedmého· logického členu 15, s pátým vnějším vstupem E8, se šestým vstupem 15.6 sedmého logického členu 15, se čtvrtým vstupem 21.4 výstupního řídicího· členu 21, se třetím vstupem 20.3 desátého logického členu 20, se třetím vstupem 18.3 osmého logického členu 18, s druhým vstupem 17.2 třetího· negačního členu 17, se třetím vstupem 13.3 a čtvrtým vstupem 13.4 šestého logického členu 13, s pátým vstupem 7.5 'třetího logického· členu 7, se třetím vstupem 2.3 prvního přizpůsobovacího členu 2 a se čtvrtým vstupem 4.4 druhého přizpůsobovacího členu 4.The first input 1.1 of the clock 1 is connected to the fourth input 6.4 of the second logic element 6, the third input 15.3 of the seventh logic element 15, the fifth external input E8, the sixth input 15.6 of the seventh logic element 15, the fourth input 21.4 of the output control element. 21, with the third input 20.3 of the tenth logic element 20, with the third input 18.3 of the eighth logic element 18, with the second input 17.2 of the third logic element 17, with the third input 13.3 and the fourth input 13.4 of the sixth logic element 13, A member 7, with a third inlet 2.3 of the first adaptation member 2 and a fourth inlet 4.4 of the second adaptation member 4.
První stavový výstup 2.Q1 až n-tý stavový výstup 2.Qn prvního přizpůsobovacího členu 2 je spojen s prvním stavovým vstupem 3.Q1 až n-tým stavovým vstupem 3.Qn programovacího členu 3, jehož vstup 3.1 je spojen s prvním vnějším vstupem El. První výstupThe first state output 2.Q1 to the nth state output 2.Qn of the first adaptation member 2 is connected to the first state input 3.Q1 to the nth state input 3.Qn of the programming member 3, whose input 3.1 is connected to the first external input El. First output
3.2 programovacího členu 3 je spojen s prvním vstupem 4.1 druhého přizpůsobovacího členu 4, jehož první výstup 4.5 je spojen s prvním vstupem· 12.1 pátého· logického členu 12 a s prvním vstupem 17.1 třetího .negačního členu 17. Druhý výstup 4.6 druhého přizpůsobovacího členu 4 je propojen s druhým vstupem 7.2 třetího logického členu 7 a se vstupem 16.1 druhého negačního členu 16.3.2 of the programming member 3 is connected to the first input 4.1 of the second adaptation member 4, the first output 4.5 of which is connected to the first input 12.1 of the fifth logic member 12 and the first input 17.1 of the third actuator 17. with the second input 7.2 of the third logic element 7 and with the input 16.1 of the second negative element 16.
Třetí výstup 4.7 druhého přizpůsobovacího členu 4 je propojen se třetím vstupemThe third output 4.7 of the second adaptation member 4 is coupled to the third input
7.3 třetího· logického členu 7 a s prvním vnějším výstupem E2. Čtvrtý výstup 4.8 druhého přizpůsobovacího členu 4 je spojen se čtvrtým vstupem 7.4 třetího logického· členu 7 a se šestým vstupem 21.6 výstupního řídicího členu 21. Pátý výstup 4.9 druhého přizpůsobovacího členu 4 je propojen s prvním vstupem· 13.1 šestého logického členu 13, jehož druhý vstup 13.2 je propojen s výstupem 8.2 prvního negačního členu 8.7.3 of the third logic element 7 and with the first external output E2. The fourth output 4.8 of the second adaptation member 4 is coupled to the fourth input 7.4 of the third logic element 7 and to the sixth input 21.6 of the output controller 21. The fifth output 4.9 of the second adaptation member 4 is coupled to the first input 13.1 of the sixth logic 13.2 is coupled to output 8.2 of the first negation term 8.
Vstup 8.1 prvního negačního členu 8 je spojen se čtvrtým vstupem 20.4 desátého logického členu 20 a se šestým výstupem 4.10 druhého přizpůsobovacího členu 4, jehož druhý vstup 4.2 je propojen s pátým vstupem 21.5 výstupního řídicího členu 21 a s druhým výstupem 15.7 sedmého logického Členu, 15. Výstup 13.5 šestého logického členu 13 je spojen se vstupem 14..1 druhého diodového členu 14. Druhý vnější vstup E3 je propojen s druhým vstupem 5.2 prvního logického členu 5 a s druhým vstupem 12.2 pátého logického členu 12, jehož výstupThe input 8.1 of the first negation member 8 is connected to the fourth input 20.4 of the tenth logic member 20 and the sixth output 4.10 of the second adaptation member 4, the second input 4.2 of which is coupled to the fifth input 21.5 of the output controller 21 and the second output 15.7 of the seventh logic member, 15. The output 13.5 of the sixth logic element 13 is coupled to the input 14..1 of the second diode element 14. The second external input E3 is coupled to the second input 5.2 of the first logic element 5 and to the second input 12.2 of the fifth logic element 12 whose output
12.3 je propojen s prvním vstupem 7.1 třetího logického členu 7.12.3 is coupled to the first input 7.1 of the third logic element 7.
Výstup 7.7 třetího logického členu 7 je propojen se vstupem 11.1 prvního diodového členu 11, jehož výstup 11.2 je spojen s výstupem 14.2 druhého diodového členu 14, se vstupem 10.1 odporového členu 10 a s prvním vstupem 6.1 a druhým vstupem 6.2 druhého logického členu 6. Výstup 6.5 druhého logického· členu 6 je propojen s druhým vstupem 9.2 čtvrtého logického členu 9 a s prvním vstupem 5.1 prvního logického členu 5, jehož výstup 5.3 je spojen s druhým vstupem 15.2 sedmého logického členu 15. První vstup 15.1 sedmého logického členu 15 je spojen s výstupem 9.3 čtvrtého logického členu 9, jehož první vstup 9-1 ίθ propojen se čtvrtým vnějším vstupem E7 a s prvním· vstupem 18.1 osmého logického členu· 18, jehož druhý vstup 18.2 je spojen s výstupem 17.4 třetího negačního členu 17.The output 7.7 of the third logic element 7 is coupled to the input 11.1 of the first diode element 11, whose output 11.2 is connected to the output 14.2 of the second diode element 14, the input 10.1 of the resistive element 10 and the first input 6.1 and the second input 6.2 of the second logic element 6. the second logic element 6 is coupled to the second input 9.2 of the fourth logic element 9 and to the first input 5.1 of the first logic element 5 whose output 5.3 is coupled to the second input 15.2 of the seventh logic element 15. a fourth logic element 9, the first input 9-1 ίθ of which is connected to the fourth external input E7 and the first input 18.1 of the eighth logic element · 18, the second input 18.2 of which is connected to the output 17.4 of the third negation element 17.
Pátý vstup 15.5 sedmého logického členu 15 je spojen s výstupem 20,5 desátého logic2 B 2 J 6 6 kého členu 20, jehož první vstup 20.1 je spojen s výstupem 18.5 osmého logického členu 18. Druhý vstup 20.2 desátého logického členu 20 je propojen s výstupem 19.3 'devátého logického- členu- 19, jehož první -vstup 19.1 je spojen s výstupem 16.2 druhého negačního členu 16. Druhý vstup 19.2 devátého logického členu 19 je .napojen na třetí vnější vstup E4. Druhý vnější výstup E5 je spojen s prvním výstupem 21.7 výstupního -řídicího členu 21, jehož druhý výstup 21.8 je napojen na třetí vnější výstup E6.The fifth input 15.5 of the seventh logic 15 is coupled to the output 20.5 of the tenth logic 20 whose first input 20.1 is coupled to the output 18.5 of the eighth logic member 18. The second input 20.2 of the tenth logic 20 is coupled to the output The first input 19.2 of the ninth logic element 19 is connected to the third external input E4. The second external output E5 is coupled to the first output 21.7 of the output control member 21, the second output 21.8 of which is connected to the third external output E6.
Hodinový člen 1 generuje základní hodinový kmitočet, který je přiveden ,na první vstup 2.1 prvního přizpůsobovacího členu 2. V tomto členu je proveden základní dělicí poměr hodinového signálu, jehož všechny stavové výstupy 2.Q1 až 2.Qn jsou přivedeny na odpovídající stavové vstupy 3.Q1 až 3.Qn programovacího členu 3. Naprogramovaný kmitočet je pak prvním výstupem 3.2 převeden na první vstup 4.1 druhého přizpůsobovacího -členu 4, který zajišťuje postupné vybuzení svého prvního až šestého výstupu 4.5 až 4.10.The clock member 1 generates the basic clock frequency that is applied to the first input 2.1 of the first matching member 2. In this member, the basic clock ratio is made, all of the status outputs 2.Q1 to 2.Qn being applied to the corresponding status inputs 3. The programmed frequency is then converted by the first output 3.2 to the first input 4.1 of the second adaptation member 4, which ensures a gradual excitation of its first to sixth outputs 4.5 to 4.10.
Číselná forma- kombinace těchto stavových výstupů je pak určujícím poměrem v součinnosti s řídicími signály na druhém, třetím a čtvrtém vnějším vstupu E3, E4 a E7 k regulaci nominálního poměru, který je odvozen ze čtvrtého' výstupu 4.8 druhého přizpůsobovacího členu 4. V navazujících členech 5 až 20 jsou tyto signály logicky zpracovány tak, že při kombinaci stavu na vnějších vstupech E3, E4 a E7, která odpovídá dané relativní přenosové rychlosti přijímaných dat je základní dělicí poměr snížen nebo zvýšen tak, aby frekvence signálu na druhém a třetím vnějším výstupu ES a E6 byla shodná se zakódovaným kmitočtem v přijímaných datech a bylo možné přesné sfázování dekódovacích návazných obvodů.The numerical form - the combination of these status outputs is then the determining ratio in conjunction with the control signals on the second, third and fourth external inputs E3, E4 and E7 to control the nominal ratio, which is derived from the fourth output 4.8 of the second adaptation member 4. 5 to 20, these signals are logically processed such that when the state of the external inputs E3, E4 and E7 that corresponds to a given relative data rate of received data is combined, the basic division ratio is lowered or increased so that the signal frequency on the second and third external output and E6 was identical to the encoded frequency in the received data, and accurate phasing of the decoding downstream circuits was possible.
'Pátým a šestým vnějším vstupem E8 a E9 je přivedeno' napájecí napětí. Prvním vnějším vstupem El je vyřazena regulace dělení hodinového kmitočtu. K vlastnímu vyřazení dojde tehdy, když bude vnitřně propojen první vstup 3.1 programovacího bloku 3 s jeho druhým výstupem 3.3. Prvním vnějším výstupem E2 je vyveden pomocný dělicí poměr, určený pro- vzorkování vstupního datového signálu.The supply voltage is applied via the fifth and sixth external inputs E8 and E9. The first external input E1 disables the clock frequency division control. The actual override occurs when the first input 3.1 of the programming block 3 is interconnected internally with its second output 3.3. The first external output E2 outputs an auxiliary dividing ratio for sampling the input data signal.
Zapojení podle vynálezu kromě zabezpečení přenosové rychlosti umožňuje optimální regulaci dělicího poměru hodinového kmitočtu ve vztahu k frekvenci zakódované v datovém signálu a tím také přenosu detekci datových -pulsů. Je určeno pro řídicí systémy s potřebou přesné bitové synchronizace při přenosech dat.The connection according to the invention, in addition to securing the transmission rate, allows optimum control of the clock frequency division in relation to the frequency encoded in the data signal and thus also the transmission of data-pulse detection. It is designed for control systems requiring precise bit synchronization during data transmission.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS875889A CS262166B1 (en) | 1987-08-10 | 1987-08-10 | Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS875889A CS262166B1 (en) | 1987-08-10 | 1987-08-10 | Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS588987A1 CS588987A1 (en) | 1988-07-15 |
| CS262166B1 true CS262166B1 (en) | 1989-03-14 |
Family
ID=5404691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS875889A CS262166B1 (en) | 1987-08-10 | 1987-08-10 | Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS262166B1 (en) |
-
1987
- 1987-08-10 CS CS875889A patent/CS262166B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS588987A1 (en) | 1988-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7230448B2 (en) | On-DRAM termination resistance control circuit and method thereof | |
| US7773440B2 (en) | ZQ calibration controller and method for ZQ calibration | |
| KR100744039B1 (en) | Semiconductor memory device that can adjust impedance of data output driver | |
| US5192886A (en) | Sub-nanosecond calibrated delay line structure | |
| KR100625298B1 (en) | On Die Termination Control | |
| US4924158A (en) | Motor driver protection circuit | |
| US8879654B2 (en) | Communication interface with configurable encoding based on channel termination | |
| US7064989B2 (en) | On-die termination control circuit and method of generating on-die termination control signal | |
| US7642809B2 (en) | Die apparatus having configurable input/output and control method thereof | |
| US20080304336A1 (en) | Semiconductor memory device with zq calibration | |
| JP2011119632A (en) | Impedance adjusting device | |
| JP2009118480A (en) | On-die termination device and semiconductor memory device including the same | |
| US20200183877A1 (en) | Distributed multi-die protocol application interface | |
| KR100761359B1 (en) | On-die termination control circuit and method | |
| US6088830A (en) | Method and apparatus for logic circuit speed detection | |
| GB2039180A (en) | Digital phase detector | |
| KR102609441B1 (en) | Data transmitting device, semiconductor apparatus and system including the same | |
| JPS62298086A (en) | Integrated electronic memory circuit and electronic memory access system | |
| WO2019045795A1 (en) | Distributed mode registers in memory devices | |
| CS262166B1 (en) | Saveguarding apparatus for transmit velocity colntrolling,esp.for bit synchronization of serial synchron communications | |
| US20070170969A1 (en) | Electronic system having a clock signal correcting device | |
| US20090153186A1 (en) | On-die-termination control circuit and method | |
| KR100543912B1 (en) | Semiconductor device that can adjust operation timing by using anti-fuse | |
| JPH10308095A (en) | Semiconductor device and driving method thereof | |
| JP2978454B2 (en) | Automatic mode selection device for semiconductor memory device |