CS260872B1

CS260872B1 - Connection for static hazard suppression on multiplexor output

Info

Publication number: CS260872B1
Application number: CS859566A
Authority: CS
Inventors: Jiri Kristen
Original assignee: Jiri Kristen
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1989-01-12
Also published as: CS956685A1

Description

Podstata zapojení spočívá v tom, že první datová svorka je spojena s prvním datovým vstupem prvního multiplexoru a paralelně je spojena s m-tým vstupem druhého multiplexoru, až m-tá vstupní datová svorka je spojena s m-tým datovým vstupem prvního multiplexoru a paralelně je spojena s prvním datovým vstupem druhého multiplexoru, zatímco první vstupní adresová svorka je propojena na první adresový vstup prvního multiplexoru a nadto je propojena na vstup první negace, jejíž výstup je spojen s prvním adresovým vstupem druhého multiplexoru, až n-tá vstupní adresová svorka je propojena na n-tý adresový vstup prvního multiplexoru a nadto je propojena na vstup n-té negace, jejíž výstup je spojen s n-tým adresovým vstupem druhého multiplexoru, jehož datový výstup je propojen na druhý vstup logického členu, zatímco datový výstup prvního multiplexoru je spojen s prvním vstupem logického členu, jehož výstup je propojen na výstupní datovou svorku.The principle is that the first data terminal is connected to the first data input of the first multiplexer and is parallel to the mth input of the second multiplexer until the mth data terminal is connected to the mth data input of the first multiplexer and connected to the first data input of the second multiplexer, while the first input address terminal is coupled to the first address input of the first multiplexer and is further coupled to the first negation input whose output is coupled to the first address input of the second multiplexer until the nth input address terminal is connected to the nth address input of the first multiplexer, and in addition is coupled to the input of the nth negation, the output of which is coupled to the nth address input of the second multiplexer, the data output of which is coupled to the second input of the logic member; with the first input of the logic member whose output is connected to the output data terminal.

Využití zapojení je vhodné tam, kde je potřeba užít skutečnou pracovní rychlost multiplexoru, tedy především v různých asynchronních zapojeních obvodů.The use of wiring is suitable where it is necessary to use the real working speed of the multiplexer, ie mainly in various asynchronous circuits of circuits.

oo i é-—oo i é-—

00N00N

ONHE

100 . _r......-'ť100 ALIGN! _r ......- ť

XX

;w «π; w «π

30?J30? J

010010

UO MUO M

Obr. 1Giant. 1

280872280872

Vynález se týká zapojení pro potlačení statického hazardu na výstupu multiplexoru, které zabraňuje, aby až na výstup zapojení procházel statický hazard vznikající ve struktuře multiplexoru při změně proměnné přiváděné na adresový vstup.BACKGROUND OF THE INVENTION The present invention relates to a circuit for suppressing static gambling at a multiplexer output, which prevents static gambling occurring in the multiplexer structure from changing the variable fed to the address input to the circuit output.

Dosud užívaná zapojení elementující statický hazard na výstupu multiplexoru jsou koncipována podle místa použití. Je-li užito multiplexoru v obvodech se synchronizačním signálem, potom je pro připojení následujícího dynamického vstupu k výstupu multiplexoru nutno užít synchronizátor většinou v podobě registru. Je-li užito multiplexoru v obvodech s asynchronním charakterem, je statický hazard na výstupu odstraňován stejnosměrnou filtrací poruchových impulsů, například blokováním výstupu připojeným kondenzátorem. V obou případech je prodloužena doba průchodu signálu. V případě synchronizace výstupního signálu je strobování přípustné až v zaručené vybavovací době, tedy s časovou rezervou proti vlastní době průchodu signálu multiplexorem. Při užití filtrace poruchových impulsů je prodloužena odezva obvodu a nadto jsou zpomaleny hrany výstupního signálu.The circuits used so far to element the static hazard at the multiplexer output are designed according to the place of use. If a multiplexer is used in circuits with a synchronization signal, then a synchronizer usually in the form of a register is required to connect the following dynamic input to the multiplexer output. If a multiplexer is used in circuits with asynchronous character, the static hazard at the output is eliminated by DC filtering the fault pulses, for example by blocking the output by a connected capacitor. In both cases the signal transit time is extended. In the case of output signal synchronization, strobing is only permitted within the guaranteed tripping time, i.e. with a time margin against the multiplexer passage time itself. When fault pulse filtering is used, the circuit response is prolonged and the edges of the output signal are slowed down.

Tyto nedostatky odstraňuje zapojení pro potlačení statického hazardu na výstupu multiplexoru podle vynálezu, které využívá vlastností struktury multiplexoru. Statický hazard v multiplexoru vzniká časovým posunem signálů adresovací proměnné na invertorech vstupních zesilovačů a jejich sloučením na logických členech určujících vybraný vstup. K hazardu dojde za předpokladu kriticky rozložených vstupních dat jen při jedné ze signálových změn adresovací proměnné, ale při inverzní změně k hazardu nedochází. V řetězci invertorů dojde díky časovému zpoždění na invertoru k zániku výběrové kombinace, ale nová kombinace vznikne až za dobu průchodu signálu invertorem. Naproti tomu při inverzní signálové změně vzniká nová výběrová kombinace o dobu průchodu invertorem dříve před zánikem původní kombinace.These drawbacks are overcome by the static hazard suppression circuitry at the multiplexer output of the present invention, which utilizes multiplexer structure features. Static gambling in a multiplexer arises from the time shift of the address variable signals on the input amplifier inverters and by combining them on the logic elements determining the selected input. Gambling occurs only when one of the addressing signal changes is critically distributed, but there is no gambling at the inverse change. In the chain of inverters, due to the time delay on the inverter, the selection combination disappears, but the new combination arises only after the signal passes through the inverter. On the other hand, an inverse signal change creates a new selection combination by the inverter's time before the original combination ceases.

Podstata zapojení pro potlačení statického hazardu na výstupu multiplexoru sestaveného ze dvou multiplexorů s n adresovými vstupy a s m datovými vstupy, kde m je n-tá mocnina dvou a dále sestaveného z n negací a z jednoho dvojvstupového logického členu spočívá v tom, že první datová svorka je spojena s prvním datovým vstupem prvního multiplexoru a paralelně je spojena s m-tým datovým vstupem druhého multiplexoru až m-tá vstupní datová svorka je spojena s m-tým datovým vstupem prvního multiplexoru a paralelně je spojena s prvním datovým vstupem druhého multiplexoru, zatímco první vstupní adresová svorka je propojena na první adresový vstup prvního multiplexoru a nadto je propojena na vstup první negace, jejíž výstup je spojen s prvním adresovým vstupem druhého multiplexoru, až n-tá vstupní adresová svorka je propojena na n-tý adresový vstup prvního multiplexoru a nadto je propojena na vstup n-té negace, jejíž výstup je spojen s n-tým adresovým vstupem druhého multiplexoru, jehož datový výstup je propojen na druhý vstup logického členu, zatímco datový výstup prvního multiplexoru je spojen s prvním vstupem logického členu, jehož výstup je propojen na výstupní datovou svorku.The essence of the circuit for suppressing static gambling at the output of a multiplexer composed of two multiplexers with address inputs and m data inputs, where m is the nth power of two and then compiled by n negations and from one two-input logic element is that the first data terminal is connected to the first the data input of the first multiplexer and in parallel is connected to the m-th data input of the second multiplexer until the mth input data terminal is connected to the m-th data input of the first multiplexer and in parallel is connected to the first data input of the second multiplexer while the first input address terminal is is connected to the first address input of the first multiplexer and furthermore is connected to the input of the first negation whose output is connected to the first address input of the second multiplexer until the nth input address terminal is connected to the nth address input of the first multiplexer and n th negation, whose output is spo only with the n-th address input of the second multiplexer whose data output is coupled to the second input of the logic element, while the data output of the first multiplexer is coupled to the first input of the logic element whose output is coupled to the output data terminal.

Zapojení podle vynálezu má tyto výhody:The circuit according to the invention has the following advantages:

Podle zapojení multiplexoru dojde ke statickému hazardu pouze v jednom případě. Toho využívá zapojení podle vynálezu, které přivádí na adresové vstupy jednoho multiplexoru adresovací signály v přímé formě a na druhý multiplexor v komplementární formě. Potom dochází-li při signálové změně v jednom multiplexoru ke statickému hazardu, v druhém k němu nedochází. Výstupy z obou multiplexorů je nutno sloučit tak, aby výstup z multiplexoru bez hazardu nedovolil průchod poruchového impulsu na výstup zapojení. To znamená, že je-li na výstupu multiplexorů statický hazard v úrovni logické nuly, je k sloučení užit logický součin a pro statický hazard vykazovaný v úrovni logické jedničky je užito logického součtu. Vstupní datové signály jsou přiváděny na komplementárně adresovém multiplexoru i na komplementární datové vstupy. Takto zapojené multiplexory pracují bez statického hazardu na výstupu zapojení při skutečné pracovní rychlosti dané zpožděním multiplexoru a logického členu užitého ke sloučení rekonvergentní datové cesty. Zapojení pro potlačení statického hazardu na výstupu multiplexoru lze užít i bez znalosti vnitřní struktury realizace multiplexoru jen při znalosti vykazovaného typu statického hazardu na výstupu.Depending on the multiplexer connection, there is only one static hazard. This uses the circuit according to the invention, which supplies address inputs of one multiplexer in direct form and to the other multiplexer in complementary form. Then, if the signal change occurs in one multiplexer in a static hazard, it does not occur in the other. Outputs from both multiplexers must be combined so that the output from the multiplexer without gambling does not allow the failure pulse to pass to the wiring output. This means that when the multiplexer output is at a logical zero level, the logic product is used to merge, and a logical sum is used for the static gambling reported at the logical one. The input data signals are supplied to the complementary address multiplexer as well as to the complementary data inputs. The multiplexers thus connected operate without static hazard at the output of the circuit at the actual operating speed given by the delay of the multiplexer and the logic element used to merge the reconvergent data path. The connection for suppressing static gambling at the output of the multiplexer can be used even without knowing the internal structure of the multiplexer realization only with knowledge of the reported type of static gambling at the output.

Na obrázku 1 je uvedeno zapojení pro potlačení statického hazardu na výstupu multiplexoru podle předmětu vynálezu. Na obrázku 2 je uvedeno zapojení pro potlačení statického hazardu na výstupu multiplexoru s multiplexory, které vykazují na užitých výstupech statický hazard v úrovni logické jedničky. Na obrázku 3 je uvedeno příkladné zapojení pro potlačení statického hazardu na výstupu multiplexoru vykazujícího statický hazard v úrovni logické nuly na užitném výstupu.Figure 1 shows a circuit for suppressing static hazard at the multiplexer output according to the present invention. Figure 2 shows a static hazard suppression circuit at the multiplexer output with multiplexers that exhibit a logical one at the outputs used. Figure 3 shows an exemplary circuit for suppressing static hazard at the output of a multiplexer exhibiting static hazard at logical zero level at the utility output.

Zapojení pro potlačení statického hazardu na výstupu multiplexoru uvedené na obrázku 1, sestává z prvního a druhého multiplexoru 100 a 200 a n adresovými vstupy asm datovými vstupy, kde m je n-tá mocnina dvou a dále sestává z první až n-té negace 401 až 40N a jednoho dvojvstupového logického členu 300. Vyznačuje se tím, že první vstupní datová svorka 001 je spojena s prvním datovým vstupem 101 prvního multiplexoru 100 a současně je spojena s m-tým datovým vstupom 20M druhého multiplexoru. Souběžně jsou propojovány i následující vstupní datové svorky na datové vstupy multiplexoru tak, že u prvního multiplexoru 100 jsou zapojovány datové vstupy směrem od prvního vstupu a u druhého multiplexoru jsou zapojovány datové vstupy směrem od m-tého vstupu. Tak propojování pokračuje, až m-tá vstupní datová svorka 00M je spojena s m-tým vstupem IBM prvního multiplexoru 100 a současně je spojena s prvním datovým vstupem 201 druhého multiplexoru 200. První vstupní adresová svorka 01 je propojena na první adresový vstup 11 prvního multiplexoru 100 a nadto je propojena na vstup 31 první negace 401, jejíž výstup 41 je spojen s prvním vstupním adresovým vstupem 21 druhého multiplexoru 200. Tak postupně pokračuje propojování, až konečně n-tá vstupní adresová svorka 0N je propojena na n-tý adresový vstup IN prvního multiplexoru 100 a nadto je propojena na vstup n-té negace 40N, jejíž výstup 4N je spojen s n-tým adresovým vstupem 2N druhého multiplexoru 203. Datový výstup 110 prvního multiplexoru 100 je propojen na první vstup 301 logického členu 300, zatímco datový výstup 210 druhého multiplexoru 200 je spojen s druhým vstupem 302 logického členu 300, jehož výstup 310 je propojen na výstupní datovou svorku 010. Vlastní funkce zapojení pro potlačení statických hazardů na výstupu multiplexoru spočívá v zablokování poruchového impulsu v logickém členu 300 pomocí signálu z rekonvergující větve, v níž statický hazard nevznikl. Uvažujme přiváděné signály na vstupní datové svorky 001 až 00M vesměs v logických úrovních kritických daným multiplexorům 100 a 200 pro vznik statického hazardu. Dále uvažujme libovolnou adresovou kombinaci přiváděnou na vstupní adresové svorky 01 až ON. Z vnitřní struktury multiplexorů 100 a 200 lze určit, zda na výstupech 110 a 210 bude docházet ke statickým hazardům v úrovni logické nuly nebo jedničky. Odtud je určen logický člen 300, který realizuje takovou logickou operaci, aby průchod jednoho správného signálu v logické úrovni vykazující statický hazard už podmínil na výstupu 310 správnou úroveň. Dojde-li ke změně logické úrovně signálu přiváděného na libovolnou vstupní, třeba první adresovou svorku 01, potom je na první adresový vstup 11 prvního multiplexoru 100 přivedena přímá změna, ale na první adresový vstup 21 druhého multiplexoru 200 je přivedena inverzní změna. To způsobí, že multiplexory přepnou ke svým výstupům signály z nově neadresovaných datových vstupů, ale tak, že zatímco v jednom multiplexoru dojde k přerušení připojení datových vstupů k výstupu, v druhém multiplexoru se připojení datových vstupů k výstupu časově překryje. Za uvažovaného předpokladu vesměs přiváděných kritických dat na přepínané datové vstupy, dojde v jednom z multiplexorů ke statickému hazrrdu. Druhý multiplexor však poskytuje na svém výstupu signál bez poruchového impulsu způsobeného statickým hazardem a ten je logickým členem 300 přiveden na výstupní datovou svorku 010.The static hazard suppression circuit at the multiplexer output shown in Figure 1 consists of the first and second multiplexers 100 and 200, and an address inputs and m data inputs, where m is the nth power of two and further consists of the first to nth negation 401 to 40N. and one two-input logic element 300. characterized in that the first input data terminal 001 is coupled to the first data input 101 of the first multiplexer 100 and simultaneously coupled to the m-th data input 20M of the second multiplexer. In parallel, the following input data terminals are interconnected to the data inputs of the multiplexer such that the first multiplexer 100 connects the data inputs away from the first input and the second multiplexer connects the data inputs away from the m-th input. Thus, interconnection continues until the mth input data terminal 00M is coupled to the mth input IBM of the first multiplexer 100 and simultaneously coupled to the first data input 201 of the second multiplexer 200. The first input address terminal 01 is coupled to the first address input 11 of the first multiplexer 100 and is further coupled to input 31 of the first negation 401, whose output 41 is coupled to the first input address input 21 of the second multiplexer 200. Thus, the connection continues until the nth input address terminal 0N is finally connected to the nth address input IN and the output 4N is coupled to the nth address input 2N of the second multiplexer 203. The data output 110 of the first multiplexer 100 is coupled to the first input 301 of the logic element 300, while the data output 210 of the second multiplexer 200 is coupled to the second input 302 of the logic element 300, Output data terminal 010. The actual function of the circuit to suppress static hazards at the output of the multiplexer is to block the impulse disturbance in logic element 300 by a signal from rekonvergující branch in which static hazard existed. Consider the input signals to the input data terminals 001 to 00M, all at logical levels critical to the multiplexers 100 and 200 for generating static gambling. Next, consider any address combination fed to the input address terminals 01 to ON. From the internal structure of the multiplexers 100 and 200, it is possible to determine whether at the outputs 110 and 210 there will be static hazards at logical zero or one. From there, a logic member 300 is provided that executes such a logic operation that the passage of one correct signal in a logical level exhibiting static hazard already conditions the correct level at the output 310. If the logic level of the signal fed to any input, such as the first address terminal 01, changes, then a direct change is applied to the first address input 11 of the first multiplexer 100, but an inverse change is applied to the first address input 21 of the second multiplexer 200. This causes the multiplexers to switch signals from the newly unaddressed data inputs to their outputs, but so that while in one multiplexer the connection of the data inputs to the output is interrupted, in the other multiplexer the connection of the data inputs to the output overlaps. Under the assumed assumption of all critical data being fed to the switched data inputs, a static hazard occurs in one of the multiplexers. However, the second multiplexer provides a static gambling-free signal at its output, which is applied to the output data terminal 010 by the logic element 300.

Zapojení pro potlačení statického hazardu na výstupu multiplexoru, který vykazuje statický hazard v úrovni logické jedničky, je uvedené na obrázku 2. Zapojení sestává z prvního a druhého multiplexoru 100 a 203 s m datovými vstupy a s n adresovými vstupy, kde m je n-tá mocnina dvou. Užité multiplexory 100 a 290 vykazují na výstupech statický hazard v logické úrovni jedna. Dále je zapojení sestaveno s ohledem na typ statického hazardu z jednoho dvojvstupového logického součtu 300 a konečně z n invertoru 401 až 40N. Zapojení se vyznačuje tím, že první vstupní datová svorka 5101 jc spojena s prvním datovým vstupem líšl prvního multiplexoru 100 a současně/ je spojena s n-tým datovým vstupem 20M druhého multiplexoru 200. Obdobně jsou propojeny i následující vstupní datové svorky až m-tá 0Í1M je spojena s m-tým datovým vstupem IBM prvního multiplexoru 100 a současně je spojena s prvním datovým vstupem 201 druhého multiplexoru 200. Zároveň první vstupní adresová svorka 01 je propojena na první adresový vstup 11 prvního mnitiplexorn 100 a nadto je propojena na \Xcp 31 první negace 401, jejíž výstup 41 je spojen s prvním adresovým vstupem 21 druhého multiplexoru 200. Souběžně jsou propojovány i další vstupní adresové svorky až n-tá ON je propojena na n-tý adresový vstup IN prvního multiplexoru 100 a nadto je propojena na vstup 3N n-té negace 40N, jejíž výstup 4N je spojen s n-tým adresovým vstupem 2N druhého multiplexoru 200. Datový výstup 110 prvního multiplexoru 100 je propojen na první vstup 301 logického součtu 300, zatímco datový výstup 210 druhého multiplexoru 200 je spojen s druhým vstupem 302 logického součtu 200, jehož výstup 310 je propojen na výstupní datovou svorku 010. Nadto je vstupní strobovací svorka 1000 spojena s výběrovým vstupem 1100 prvního multiplexoru 100 a současně je spojena s výběrovým vstupem 1200 druhého multiplexoru 200. Vlastní funkce zapojení spočívá v zablokování poruchového impulsu v logickém součtu 300 pomocí signálu z rekonvergující datové větve, v níž statický hazard nevznikl. Logická úroveň signálů přiváděných na datové vstupy je kritická pro vznik statického hazardu podle vnitřní struktury multiplexoru. Je-li struktura multiplexoru řešena jako celkový součet jednotlivých součinových výběrových výrazů, jak je to obvyklé u obvodů sestavovaných technologií TTL, potom jsou kritické vstupní datové signály s úrovní logické jedničky a navíc přímý výstup vykazuje statický hazard v úrovni logické jedničky.A circuit for suppressing static gambling at the output of a multiplexer that exhibits static hazard at logic one level is shown in Figure 2. The circuitry consists of first and second multiplexers 100 and 203 with m data inputs and n address inputs, where m is the nth power of two. The multiplexers 100 and 290 used exhibit static hazard at logic level one. Further, the circuit is constructed with respect to the type of static hazard from one two-input logical sum 300 and finally from n inverter 401 to 40N. The circuitry is characterized in that the first input data terminal 5101 is connected to the first data input different from the first multiplexer 100 and is simultaneously / is connected to the nth data input 20M of the second multiplexer 200. Similarly, the following input data terminals up to the m-th. is coupled to the m-th data input IBM of the first multiplexer 100 and simultaneously coupled to the first data input 201 of the second multiplexer 200. At the same time, the first input address terminal 01 is coupled to the first address input 11 of the first mnitiplexer 100 and negation 401, whose output 41 is connected to the first address input 21 of the second multiplexer 200. In parallel, the other input address terminals up to the nth ON are connected to the nth address input IN of the first multiplexer 100 and in addition to the 3N n input. -th negation 40N, whose output 4N is connected to the n-th address input 2N of the second multiplexer 200. step 110 of first multiplexer 100 is coupled to first input 301 of logic sum 300, while data output 210 of second multiplexer 200 is coupled to second input 302 of logic sum 200, whose output 310 is coupled to output data terminal 010. In addition, input strobe terminal 1000 is coupled It is connected to the selection input 1200 of the second multiplexer 200 and is simultaneously coupled to the selection input 1200 of the second multiplexer 200. The intrinsic engagement function is to block a fault pulse in the logical sum 300 by a signal from a reconverting data branch in which static hazard has not occurred. The logical level of the signals fed to the data inputs is critical for the formation of static gambling according to the internal structure of the multiplexer. If the multiplexer structure is solved as the sum of the individual product selection expressions, as is customary with TTL circuits, then the critical input data signals are logical one and, in addition, the direct output shows static hazard at the logical one.

260372260372

Naopak, je-h struktura multiplexeru řešena jako celkový součin jedno tlivých součtových výběrových výrazů často realizované technologií ECL, potom jsou kritické vstupní datové signály s úrovní logické nuly a aby byl vykazován statický hazard v úrovni logické jedničky je nutné užít negovaný výstup. Zapojení podle vynálezu řeší shodně oba případy včetně zamezení vlivu na směr změny adresovacích signálů a omezuje se jen na znalost logické úrovně, v níž vzniká statický hazard. Při změně logické úrovně signálu přiváděného na libovolnou vstupní, třeba první adresovou svorku 01, je na první adresový vstup 11 prvního mulíiplexoru 100 přivedena přímá změna, cíle na první adresový vstup 21. druhého multiplexoru 200 je přivedena inverzní změna. Tím dojde v jednom multiplexoru k časovému přerušení aktivace výběrových výrazů, za to v druhém multiplexoru dojde k časovému překrytí aktivace výběrových výrazů, jsou-li multiplexory řešeny strukturou celkového součtu výběrových součinů, dojde k statickému hazardu při časovém přerušení aktivace, naopak jsou-li multiplexory řešeny strukturou celkového součinu výběrových součtů, dojde ke statickému hazardu při časovém překrytí. Výsledkem obou mechanismů je vznik statického hazardu pouze v jednom z multiplexorů a tedy signál z výstupu opačného multiplexoru v úrovni logické jedničky bez poruchového impulsu přejde přes logický součet 300 na výstupní datovou svorku 010.Conversely, if the multiplexer structure is solved as the total product of individual sum selection expressions often implemented by ECL technology, then the critical input data signals are at logic zero level and a negative output must be used to show static hazard at the logical one level. The connection according to the invention solves both cases equally, including avoiding the influence on the direction of change of addressing signals and is limited only to knowledge of the logical level at which static gambling arises. When changing the logic level of the signal applied to any input, e.g., the first address terminal 01, a direct change is applied to the first address input 11 of the first multiplexer 100, an inverse change is applied to the first address input 21 of the second multiplexer 200. In one multiplexer, the interruption of selection expressions is temporarily interrupted, while in the other multiplexer interruption of selection expressions is temporally overlapped, if multiplexers are solved by the structure of the total sum of sample products, static gambling occurs during interruption of activation. solved by the structure of the total product of the sample totals, static gambling occurs over time. Both mechanisms result in static gambling in only one of the multiplexers, and thus the signal from the output of the opposite multiplexer at the logic 1 level without a fault pulse passes through the logical sum 300 to the output data terminal 010.

Příkladné zapojení pro potlačení statického hazardu na výstupu multipjexoru, který vykazuje statický hazard v úrovni logické nuly je uvedené na obrázku 3. Zapojení je sestaveno z prvního a druhého multlplexoru 100 a 200, vykazujícími na negovaných výstupech statický hazard v logické úrovni nula. Takové chování vykazují multiplexory z TTL stavebnice, kupříkladu uvažované typy MH741.51. Dále zapojení tvoří jeden dvojnásobný logický součin 340 a první až třetí invertor 401, 402 a 403, jejichž počet odpovídá počtu vstupních adresovacích svorek. Zapojení se vyznačuje tím, že vstupní datové svorky jsou souběžně propojovány na oba multiplexory tak, že u prvního vedou na datové vstupy směrem od datového vstupu vybraného nejnižší adresou a u druhého vedou na datové vstupy směrem od datového vstupu vybraného nejvyšší adresou. Takže první vstupní datová svorka 001 je spojena s prvním datovým vstupem 101 prvního multiplexoru a současně je spojena s osmým datovým vstupem 208 druhého multiplexoru 200. Souběžně jsou propojovány i následující vstupní datové svorky, až osmá vstupní datová svorka 008 je spojena s osmým datovým vstupem 108 prvního multiplexoru 100 a současně je spojena s prvním datovým vstupem 201 druhého multiplexoru 200. Současně první vstupní adresová svorka 01 je propojena na první adresový vstup 11 prvního multiplexoru 100 a nadto je propojena na vstup 31. prvního invertoru 401, jehož výsup 41 je spojen s prvním adresovým vstupem 21 druhého multiplexoru 200. Souběžně jsou propojovány i další vstupní adresové svorky až třetí vstupní adresová svorka 03 je propojena na třetí adresový vstup 13 prvního multiplexoru 100 a nadto je propojena na vstup 33 třetího invertoru 40, jehož výstup 43 jo spojen se třetím adresovým vstupem 23 druhého multiplexoru 200. Datový výstup 120 prvního multiplexeru 103 je propojen na. první vstup 311 logického součinu 340, zatímco datový výstup 220 druhého multiplexoru 200 je spojen s druhým vstupem 312 logického součinu 343, jehož výstup 320 je propojen na výstupní datovou, svorku G20. Současně je vstupní strobovací svorka 1000 spojena s výběrovým vstupem 1100 prvního multiplexoru 303 a současně je spojena s výběrovým vstupem 1233 druhého multiplexoru 200. Funkce zapojení spočívá v zablokování průchodu poruchového impulsu v logickém součinu 340 pomocí signálu z rekonvergující datové větve, v níž statický hazard nevznikl. Logická úroveň signálů přiváděných na datové vstupy je kritická pro vznik statických hazardů podle vnitřní struktury multiplexoru. Je-li struktura multiplexoru řešena jako celkový součin jednotlivých součtových výběrových výrazů obvykle realizovaná technologií ECL, jsou kritické vstupní datové signály v úrovní logické nuly a na přímém výstupu se projevuje statický hazard v úrovni logické nuly. Naopak, je-li struktura multiplexoru řešena jako výsledný součet jednotlivých součinových. výběrových výrazů, jak bývá časté u obvodů sestavovaných TTL technologií, potom jsou pro vznik statického hazardu kritické vstupní datové signály v úrovni logické jedničky a aby byl vykazován statický hazard v úrovni logické nuly je nutno užít negovaný výstup jak naznačuje i příkladné zapojení pro obvod MH74151. Zapojení podle vynálezu řeší shodně oba případy včetně zamezení vlivu na směr změny adresovacích signálů a omezuje se jen na znalost logické úrovně, při níž statický hazard vzniká. Změna logické úrovně signálu přiváděného na libovolnou vstupní, třeba první adresovou svorku 01 je na první adresový vstup 11 prvního multiplexoru 100 přivedena přímá změna, ale na první adresový vstup 21 druhého multiplexoru 200 je přivedena inversní změna. Tím dojde v jednom multiplexoru k časovému přerušení aktivace výběrových výrazů, zato v druhém multiplexoru dojde k časovému překrytí aktivace výběrových výrazů. Jsou-li multiplexory řešeny strukturou celkového součtu výběrových součinů, dojde ke statickému hazardu při časovém přerušení aktivace, naopak jsou-li multiplexory řešeny strukturou celkového součinu výběrových součtů, dojde ke statickému hazardu při časovém překrytí. Výsledkem obou mechanismů je vždy ale vznik statického hazardu pouze v jednom z multiplexorů a tedy signál z výstupu opačného multiplexoru v úrovni logické nuly bez poruchového impulsu projde přes logický součin 340 na výstupní datovou svorku li20.An exemplary circuit for suppressing static hazard at the output of a multipjexor that exhibits static hazard at logical zero level is shown in Figure 3. The circuit is composed of first and second multiplexers 100 and 200 exhibiting static hazard at logical level zero at negated outputs. Such behavior is shown by multiplexers from TTL kit, for example considered types MH741.51. Further, the wiring comprises one double logic product 340 and the first to third inverters 401, 402 and 403, the number of which corresponds to the number of input addressing terminals. The circuitry is characterized in that the input data terminals are concurrently connected to both multiplexers such that in the first one they lead to data inputs away from the data input selected by the lowest address and in the second they lead to data inputs away from the data input selected by the highest address. Thus, the first input data terminal 001 is coupled to the first data input 101 of the first multiplexer and is simultaneously coupled to the eighth data input 208 of the second multiplexer 200. In parallel, the following input data terminals are interconnected until the eighth input data terminal 008 is coupled to the eighth data input 108 at the same time, it is coupled to the first data input 201 of the second multiplexer 200. At the same time, the first input address terminal 01 is coupled to the first address input 11 of the first multiplexer 100 and is further coupled to the input 31 of the first inverter 401. In parallel, other input address terminals are interconnected until the third input address terminal 03 is coupled to the third address input 13 of the first multiplexer 100 and is further coupled to the input 33 of the third inverter 40, whose output 43 is connected to the third. address input 23 The data output 120 of the first multiplexer 103 is coupled to. the first logical product input 311, while the data output 220 of the second multiplexer 200 is coupled to the second logical product input 312, whose output 320 is coupled to the output data terminal G20. At the same time, the input strobe terminal 1000 is coupled to the selector input 1100 of the first multiplexer 303 and simultaneously coupled to the selector input 1233 of the second multiplexer 200. The engagement function is to block the passage of a fault pulse in logic product 340 by signal. . The logical level of the signals fed to the data inputs is critical for the formation of static hazards according to the internal structure of the multiplexer. If the multiplexer structure is solved as the total product of individual sum selection expressions usually realized by ECL technology, the critical input data signals are at the logical zero level and the static output is reflected at the logical zero level. Conversely, if the structure of the multiplexer is solved as the resultant sum of the individual product. For example, as is often the case with circuits built by TTL technology, the input data signals at logic 1 level are critical for static gambling and a negative output must be used to report static gambling at logic zero level as suggested by the example connection for MH74151. The connection according to the invention solves both cases equally, including avoiding influence on the direction of change of addressing signals and is limited only to knowledge of the logical level at which static hazard arises. Changing the logical level of the signal applied to any input, e.g., the first address terminal 01, a direct change is applied to the first address input 11 of the first multiplexer 100, but an inverse change is applied to the first address input 21 of the second multiplexer 200. This causes the interruption of the selection expressions to be interrupted in one multiplexer, while the interception of the selection expressions is overlapped in the other multiplexer. If multiplexers are solved by the structure of the total sum of the sampling products, static gambling occurs at the time of activation interruption, while on the other hand, if the multiplexers are solved by the structure of the total product of the sampling totals, static gambling occurs at the time overlap. However, both mechanisms result in static gambling only in one of the multiplexers, and thus the signal from the output of the opposite multiplexer at the logic zero level without a fault pulse passes through the logic product 340 to the output data terminal li20.

Krom již dříve uvedené výhody, že není potřeba znát vnitřní strukturu zabezpečovacích multiplexorů, ale jen vykazovaný typ statického hazardu na jejich výstupech, umožňuje popsané zapojení pro potlačení statických hazardů na výstupech multiplexorů i snadnou testovatelnost rekonvergentních datových větví rozpojením paralelních multiplexorů pomocí zvlášť ovládaných výběrových vstupů. Užití zapojení pro potlačení statických hazardů na výstupu multiplexoru je vhodné tam, kde je potřeba užít skutečnou pracovní rychlost multiplexoru, tedy především v různých asynchronních z. r p o j e n í c h ob v c d ů..In addition to the previously mentioned advantage that it is not necessary to know the internal structure of security multiplexers, but only the reported type of static hazard at their outputs, the described circuitry for suppressing static hazards at the multiplexer outputs enables easy testability of reconvergent data branches by disconnecting parallel multiplexers using specially controlled selection inputs. Use of wiring for suppressing static hazards at the output of the multiplexer is suitable where it is necessary to use the real working speed of the multiplexer, ie mainly in various asynchronous devices.

Claims

SUBJECT

Static hazard suppression circuit at the multiplexer output, formed from two multiplexers with address inputs and m data inputs, where m is the nth power of two and is further assembled by n negation and one two-input logic, characterized in that the first data terminal (001) is connected to the first data input (101) of the first multiplexer (100) and in parallel connected to the m-th data vship (20M) of the second multiplexer (200) until the m-th data input terminal (00M) is associated with m -the data input (10M) of the first multiplexer (100) and connected in parallel to the first data input (201) of the second multiplexer (200), while the first input address terminal (01) is connected to the first address

SUMMARY OF THE INVENTION The input (11) of the first muKip _t exoi'u (100) is further connected to the input (3 ¹ ) of the first negation (401) whose output (41) is connected to the first address input (21) of the second nniltipiexor (200). to the nth input address terminal (ON) is connected to the nth address input (IN) of the first multiplexer (100) and is further coupled to the input (3N) of the nth negation (40N) whose output (4N) is connected to n-i address input (

The data output (210) is connected to the second input (302) of the logic element (300), while the data output (1.1.0) of the first multiplexer (100) is connected to the first logic input (301). member (300). whose output (310) is connected to the output data terminal (1010).

3 sheets of drawings

100 ALIGN!

Giant. 1

100 ALIGN!

AND