CS259666B1 - Connection for time-controlled allocation of one output periphery to one processor - Google Patents
Connection for time-controlled allocation of one output periphery to one processor Download PDFInfo
- Publication number
- CS259666B1 CS259666B1 CS856958A CS695885A CS259666B1 CS 259666 B1 CS259666 B1 CS 259666B1 CS 856958 A CS856958 A CS 856958A CS 695885 A CS695885 A CS 695885A CS 259666 B1 CS259666 B1 CS 259666B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- processor
- gate
- counter
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Zapojení umožňuje přidělování jedné výstupní periferie počítače dvěma procesorům. Na multiplexer jsou připojeny první vatupya druhé vstupy s výstupními datovými a řídicími signály obou procesorů, přičemž výstupy multiplexeru jsou zapojeny do datovýoíj a řídicích vstupů,výstupní periferie, jejíž výstupní řídicí signály jsou vedeny na demultiplexer. První výetupy demultiplexeru jsou spojeny s prvními řídicími vstupy prvního procesoru a jeho druhé výstupy do druhých řídicích vstupů druhého procesoru. Třetí řídicí vstup multiplexeru a čtvrtý řídicí vstup demultiplexeru jsou zapojeny do třetího výstupu bistabilního klopného obvodu,, který je spojen s prvním hradlem a druhým hradlem. Čítač je spojen s blokem monostabilních klopných obvodů, s generátorem pulsů, s prvním hradlem, druhým hradlem a s bistabilním klopným obvodem.The connection allows for the allocation of one output peripheral of the computer to two processors. The multiplexer is connected to the first and second inputs with the output data and control signals of both processors, the outputs of the multiplexer being connected to the data and control inputs of the output peripheral, the output control signals of which are fed to the demultiplexer. The first outputs of the demultiplexer are connected to the first control inputs of the first processor, and its second outputs to the second control inputs of the second processor. The third control input of the multiplexer and the fourth control input of the demultiplexer are connected to the third output of a bistable flip-flop, which is connected to the first gate and the second gate. The counter is connected to a block of monostable flip-flops, to a pulse generator, to the first gate, to the second gate and to a bistable flip-flop.
Description
Vynález se týká zapojení obvodu pro časově řízené přidělení jedné výstupní periferie jednomu procesoru, které obsahuje multiplexer a demultiplexer pro spojeni mezi procesory a výstupní periferii počítače.The invention relates to a circuit for the time-controlled allocation of one output peripheral to one processor, which comprises a multiplexer and a demultiplexer for the connection between the processors and the output peripheral of the computer.
Pracoviště výpočetní techniky, dnes vybavené zejména mikroprocesorovými systémy, mají nedostatek výstupních zařízení» Je to způsobeno zejména nedostupností tiskáren a děrovačů děrné pásky na našem trhu· Tato zařízení navíc svoý cenou často převyšují cenu zbytku konfigurace· Uvedená výstupní zařízení pracují jen omezenou dobu, nebol např· tisk i děrování tvoří jen malou část pracovní náplně celého systému· Doposud se tato situace řešila přepojováním výstupního zařízení, např· tiskárny, manuálním přepojením kabelu, čími příliš trpí konektory připojení· V příznivějším případě je ke každému procesoru připojeno jedno výstupní zařízení, čími ovšem vzroste neúměrně pořizovací cena·Computing workplaces nowadays mainly equipped with microprocessor systems have a lack of output devices »This is mainly due to the unavailability of printers and punched tape punches in our market · These devices often exceed the cost of the rest of the configuration due to their cost. · Printing and punching make up only a small part of the workload of the entire system · So far, this situation has been solved by switching output devices, such as printers, manually reconnecting cables, overly affecting the connector connectors · More favorably, one processor is connected to each processor. the purchase price increases disproportionately ·
Účelem tohoto vynálezu je odstranit výše uvedené nedostatky a při vhodné organizaci práce na dvou pracovištích, využívajících tiskárnu nebo děrovač, lze zajistit tisk i děrování jedinou tiskárnou nebo děrovačem při použití navrhovaného zapojení·The purpose of the present invention is to overcome the above-mentioned drawbacks, and by appropriately organizing the work at two workplaces using a printer or a punch, printing and punching can be provided by a single printer or punch using the proposed wiring
Podstata vynálezu spočívá v tom, že první vstupy multiplexeru jsou spojeny s prvním procesorem a druhé vstupy tohoto multiplexeru jsou napojeny na druhý mikroprocesor·The first multiplexer inputs are connected to a first processor and the second multiplexer inputs are connected to a second microprocessor.
- 2 Z obou mikroprocesorů jsou přivedeny do multiplexeru výstupní datové a řídicí signály prostřednictvím první a druhé výstupní svorky. Výstupy multiplexeru jsou zapojeny do datových a řídicích vstupů výstupní periferie, které je napojena na vstupy demultiplexeru. Výstupy demultiplexeru jsou zapojeny do řídicích vstupů obou mikroprocesorů. Řídicí vstup multiplexeru a řídicí vstup demultiplexeru jsou zapojeny do výstupu bistabilního klopného obvodu. První procesor je déle spojen jednak s jedním vstupem bloku monostabilních klopných obvodů a jednak se vstupem prvního hradla, zatímco druhý procesor je spojen jednak se vstupem druhého hradla a jednak s dalěím vstupem bloku monostabilních klopných obvodů, jehož výstup je zapojen na první nulovací vstup čítače. Druhý nulovací vstup čítače je spojen jednak s nastavovacím vstupem bistabilního klopného obvodu a jednak s výstupem druhého hradla a třetí nulovací vstup čítače je spojen jednak s dalším vstupem bistabilního klopného obvodu a jednak s výstupem prvního hradla, jehož druhý vstup a též druhý vstup druhého hradla jsou spojeny jednak se čtvrtým výstupem čítače a jednak s povolovacím vstupem generátoru pulsůo Na vstupy generátoru pulsů je zapojen trimr, přičemž pátý výstup generátoru pulsů je zapojen do čítacího vstupu čítače.The output data and control signals are fed to the multiplexer from both microprocessors via the first and second output terminals. The multiplexer outputs are connected to the data and control inputs of the output peripheral, which is connected to the inputs of the demultiplexer. The outputs of the demultiplexer are connected to the control inputs of both microprocessors. The multiplexer control input and the demultiplexer control input are connected to the bistable flip-flop output. The first processor is coupled to one input of the monostable flip-flop block and the first gate input, while the second processor is connected to the second gate input and the other monostable flip-flop block input, the output of which is connected to the first reset input of the counter. The second reset counter of the counter is connected both to the setting input of the bistable flip-flop and to the output of the second gate, and the third reset input of the counter is connected to the other input of the bistable flip-flop. connected to the fourth output of the counter and to the enabling input of the pulse generator. A trimmer is connected to the pulse generator inputs, while the fifth pulse generator output is connected to the counting input of the counter.
Zapojení podle vynálezu umožňuje, že dvoukanálový multiplexar je přepínán vždy pro ten procesor, který žádá první o přidělení výstupní periferie. Na první žádost při naplněném čítači se přepne JK klopný obvod do stavu, který přepne multiplexer pro právě žádající procesor. Po první žádosti o přidělení se nuluje čítač, jehož nenaplnění v dalším průběhu činnosti způsobuje blokování žádosti druhého procesoru, čítač je nulován při každé změně řídicích signálů od obou procesorů, čítači pulsy jsou generovány s frekvencí závislou na velikosti časové konstanty nastavitelné trimrem. Frekvence je pevně zvolena tak, aby zůstala výstupní periferie přidělena jednomu procesoru po předem stanovenou dobu, závislou na organizaci práce na obou pracovištích. Zážédá-li během přidělení výstupníThe circuitry according to the invention allows a two-channel multiplexer to be switched for each processor that requests the first to allocate an output peripheral. At the first request when the counter is full, the JK flip-flop switches to a state that switches the multiplexer for the currently requesting processor. After the first assignment request, a counter is reset, the non-fulfillment of which causes a second processor request to be blocked during the next operation, the counter is reset each time the control signals from both processors change, the counter pulses are generated at a frequency-dependent time constant adjustable by trimmer. The frequency is fixed so that the output peripheral remains assigned to one processor for a predetermined time, depending on the organization of work at both sites. Requires output during allocation
- 3 periferie jednomu proceeoru o její přidělení i procesor druhý, je jeho žádost blokována nenaplněním Čítače a v určitém časovém odstupu po skončení práce prvního procesoru, daném dobou naplnění čítače, je žádost druhého procesoru přijata, to snamená, že naplnění čítače umožní překlopit JK klopný obvod do stavu přidělujícího výstupní periferii druhému procesoru·- 3 peripherals to one processor for its allocation and the second processor, its request is blocked by not filling the counter and at some time after the completion of the first processor, given the time of filling the counter, the request of the second processor is accepted. the circuit to assign the output peripheral to the second processor ·
Zapojení podle vynálezu je vysvětleno při popisu výkresů, kde značí obr· 1 blokové zapojení obvodu pro časově řízené přidělení jedné výstupní periferie jednomu ze dvou procesorů a obr· 2 příkladné podrobné zapojení obvodu z obr· 1·The circuit according to the invention is explained in the description of the drawings, where Fig. 1 shows a block circuit diagram for the time-controlled allocation of one output peripheral to one of the two processors, and Fig. 2 shows an exemplary detailed circuit diagram of Fig. 1.
První výstupní svorky Dl, S1 datových a řídicích signálů neznázorněného prvého procesoru jsou přivedeny na první vstupy XI multiplexeru MX. Druhé výstupní svorky D2, SŽ datových a řídicích signálů neznázorněného drahého procesoru jsou připojeny na druhé vstupy X2 multiplexeru MX. Výstupy Ϊ multiplexeru MX jsou zapojeny do datových a řídicích vstupů D, S výstupni periferie· Třetí řídicí vstup AI multiplexeru MX je zapojen na třetí výstup Q1 bistabilniho klopného obvodu BKO·The first data and control signal output terminals D1, S1 of the first processor, not shown, are coupled to the first inputs XI of the multiplexer MX. The second output terminals D2, S2 of the data and control signals of the expensive processor (not shown) are connected to the second inputs X2 of the MX multiplexer. Outputs MX of the MX multiplexer are connected to data and control inputs D, S output peripherals · The third control input AI of the multiplexer MX is connected to the third output Q1 of the bistable flip-flop BKO ·
Výstupní svorka AC řídicích signálů výstupní periferie je zapojena do vstupů X demultiplexeru DMX. První výstupy XI demultiplexeru DMX jsou zapojeny do prvních řídicích vstupů AC1 prvého procesoru· Druhé výstupy Y2 demultiplexeru DMX jsou zapojeny do druhých řídicích vstupů AC2 druhého procesoru· Čtvrtý řídicí vstup A2 demultiplexeru DMX je zapojen do třetího výstupu Q1 bistabilního klopného obvodu BKO·The AC output terminal of the output peripheral control signals is connected to the X inputs of the DMX demultiplexer. The first DMX demultiplexer outputs XI are connected to the first control inputs AC1 of the first processor · The second DM2 demultiplexer outputs Y2 are connected to the second control inputs AC2 of the second processor · The fourth DMX demultiplexer control input A2 is connected to the third output Q1 of the BKO bistable flip-flop
Pátý výstup O generátoru pulsů OP je zapojen do čítacího vstupu C čítače CT. čtvrtý výstup Q2 čítače CT je zapojen do povolovacího vstupu S3 generátoru pulsů GP. Na vstupy generátoru pulsů OP je zapojen trimr £. čtvrtý výstup Q2 čítače CT je zapojen do druhých vstupů prvního hradla H1 a druhého hradla HZ· *The fifth output O of the pulse generator OP is connected to the counter input C of the CT counter. the fourth output Q2 of the CT counter is connected to the enable input S3 of the pulse generator GP. A trimmer £ is connected to the inputs of the pulse generator OP. the fourth output Q2 of the CT counter is connected to the second inputs of the first gate H1 and the second gate HZ · *
První výstupní svorka SCI řídicího signálu neznázorněného prvního procesoru je zapojena do prvého vstupu prvního hradla H1 a na jeden vstup bloku BMKO monostabilních klopných obvodů. Druhá výstupní svorka SC2 řídicího signálu neznázorněného druhého procesoru je spojena s dalším vstupem bloku BMKO monostabilních klopných obvodů a a prvním vstupem druhého hradla H2.The first SCI control signal output terminal (not shown) of the first processor (not shown) is connected to the first input of the first gate H1 and to one input of the BMKO monostable flip-flop. The second control signal output terminal SC2 of the second processor not shown is coupled to the other input of the BMKO monostable flip-flop block and the first input of the second gate H2.
Výstup druhého hradla H2 je zapojen do nastavovacího vstupu S4 bistabilního klopného obvodu BKO a druhého nulovacího vstupu R2 čítače CT. Výstup prvního hradla H1 je zapojen do daláího vstupu R bistabilního klopného obvodu BKO a třetího nulovacího vstupu R3 Čítače CT. Výstup bloku BMKO monostabilních klopných obvodů je zapojen do prvního nulovacího vstupu Rl čítače CT.The output of the second gate H2 is connected to the setting input S4 of the bistable flip-flop BKO and the second reset input R2 of the CT counter. The output of the first gate H1 is connected to the next input R of the bistable flip-flop circuit BKO and the third reset input R3 of the CT counter. The output of the BMKO block of the monostable flip-flops is connected to the first reset input R1 of the CT counter.
Funkce zařízení je určena třemi stavy. Ve výchozím stavu se zapojení nachází, jestliže ani jeden z procesorů po určitou dobu, danou naplněním čítače CT, nepracuje s výstupní periferií a ani o přidělení výstupní periferie nežádá. Čítač CT je naplněn, což znamená, že není blokováno překlápění bistabilního klopného obvodu BKO nastavovacím vstupem S4 a dalším vstupem R prvním výstupním řídicím signálem z první výstupní svorky SCI a druhým výstupním řídicím signálem z druhé výstupní svorky SC2. Přidělení výstupní periferie je tedy přístupné oběma procesorům.The function of the device is determined by three states. By default, the wiring is found if neither processor is working with the output peripheral for a period of time, given that the CT counter is filled, nor does it request the output peripheral to be allocated. The CT counter is filled, which means that the flipping of the bistable flip-flop circuit BKO by setting input S4 and the next input R is not blocked by the first output control signal from the first output terminal SC1 and the second output control signal from the second output terminal SC2. The output peripheral allocation is thus accessible to both processors.
Zažádá-li jeden z obou procesorů změnou prvního výstupního řídicího signálu z první výstupní svorky SCI, resp. změnou druhého výstupního řídicího signálu z druhé výstupní svorky SC2, o přidělení výstupní periferie, prvé hradlo Hl, reap. druhé hradlo H2?propustí první výstupní řídicí signál resp. druhý výstupní řídicí signál, na vstup SET,resp. RESE1J bistabilního klópného obvodu BKO, jehož třetí výstup Q1 otevře třetím řídicím vstupem AI v multiplexeru MX a čtvrtým řídicím vstupem A2 v demultiplexeru DMX průchod signálů proIf one of the two processors requests by changing the first output control signal from the first output terminal SCI, respectively. by changing the second output control signal from the second output terminal SC2, by assigning an output peripheral, the first gate H1, reap. second gate H2 ? passes the first output control signal resp. a second output control signal, to the SET input respectively. RESE1J of the bistable flip-flop circuit BKO, whose third output Q1 opens the passage of signals for the third control input AI in the multiplexer MX and the fourth control input A2 in the DMX demultiplexer
- 5 první) resp# druhý procesor. Změna prvního výstupního řídicího signálu, resp·. druhého výstupního řídicího signálu, způsobí vynulování čítače CT přes blok BMKO monostabilních rt klopných obvodů, první nulovací vstup Rl čítače CT. Tím přejde obvod do stavu, kdy čtvrtý výstup Q2 čítače CT uvolní povolovací vstup S3 generátoru pulsů GP. který v závislosti na nastavené časové konstantě trimru P z pátého výstupu 0 generátoru pulsů GP začne plnit čítacím vstupem C čítač CT. Přijde-li během doby naplnění čítače CT změna prvního výstupního řídicího signálu z první výstupní svorky SCI, resp· změna druhého výstupního řídicího signálu z druhé výstupní svorky SC2, přenese blok BMKO monostabilnich klopných obvodů tuto změnu na první nulovací vstup Rl čítače CT a vynuluje jej· Nenaplněním čítače CT je zablokováno prvním hradlem Hl,resp· druhým hradlem H2 ěíření prvního výstupního řídicího signálu z první výstupní svorky SCI)resp. druhého výstupního řídicího signálu z druhé výstupní svorky SC2, na vstup SET, resp. RESE^ bistabilního klopného obvodu BKO* čímž je zajištěno přepnuti multiplexeru MX a demultiplexeru DMX jednak pro první procesor a jednak pro druhý procesor*- 5 first) or # second processor. Change the first output control signal, respectively. a second output control signal resets the counter CT via block BMKO rt monostable flip-flops, the first reset input R counter CT. This puts the circuit in a state where the fourth output Q2 of the CT counter releases the enable input S3 of the GP pulse generator. which, depending on the set time constant of trimmer P from the fifth output 0 of the pulse generator GP, starts to fill the counter CT with the counting input C. If a change in the first output control signal from the first output terminal SC1 or a change in the second output control signal from the second output terminal SC2 occurs while the CT counter is full, the BMKO monostable flip-flop transfers this change to the CT reset counter R1 and resets it By not filling the CT counter, the first gate H1 and the second gate H2 are blocked. the second output control signal from the second output terminal SC2, to the SET input respectively. RESE ^ of the bistable flip-flop BKO * to ensure that the MX multiplexer and DMX demultiplexer are switched for both the first processor and the second processor *
Uplyne-li po změně prvního výstupního řídicího signálu, reap· druhého výstupního řídicího signálu, doba odpovídající naplnění čítače CT, přejde obvod do výchozího stavu·If, after changing the first output control signal, the response of the second output control signal, the time corresponding to the CT counter filling, the circuit returns to the initial state ·
Žédal-li při vynulování čítače CT o přidělení výstupní periferie první) resp· druhý procesor, je tato žádost zpracována ihned po přechodu do výchozího stavu· Po naplnění čítače CT jeho signál uvolní šíření prvního výstupního řídicího signálu z první výstupní svorky SCI resp· druhého výstupního řídicího signálu z druhé výstupní svorky SC2} a to prvním hradlem Η1; resp· druhým hradlem H2, na vstup RESET, resp« SET, bistabilního klopného obvodu BKO a umožní překlopit bistabilní klopný obvod BKO pro první, resp· druhý, procesor. Změna výstupu prvního hradla Hl.resp· druhého hradla 112^ způsobí přes druhý nulovací vetup R2,resp. přes třetí nulovací vstup R3jčítače CT jeho vynulování.If the first (or second) processor was requested to reset the CT counter when resetting the CT counter, the request is processed immediately after the reset. · When the CT counter is full, its signal will release the first output control signal from the first SCI output terminal and / or the control signal from the second output terminal SC2 } through the first gate Η1 ; or second gate H2, to the RESET or SET input of the bistable flip-flop circuit BKO, and allows to flip the bistable flip-flop circuit BKO for the first and second processor, respectively. Changing the output of the first gate H1 to the second gate 112 ' reset the CT counter via the third reset input R3j.
- 6 Podle obr. 2 první výstupní svorky Dl, Sl datových a řídicích signálů prvního procesoru jsou připojeny na první vstupy osmého integrovaného obvodu IPX, tvořeného multiplexerem, zatímco druhé výstupní svorky D2, S2 datových a řídicích signálů druhého procesoru jsou připojeny na druhé vstupy osmého integrovaného obvodu IPX, jehož výstupy T jsou propojeny s datovými a řídicími signály výstupní periferie· Třetí vstup S osmého integrovaného obvodu IPX je připojen na zemní vodič. Čtvrtý vatup.A osmého integrovaného obvodu IPX je zapojen na šestý výstup § JK klopného obvodu IQ7. Výstupní svorka AC řídicího signálu periferie je zapojena do vstupu invertoru 104 e, jehož výstup je zapojen do jedněch vstupů druhého hradla NAND 106 a, b. Výstup druhého hradla NAND 106 a je zapojen na první řídicí vstup AC1 prvního procesoru. Výstup druhého hradla NAND IP6b je zapojen do druhého řídicího vstupu AC2 druhého procesoru. Sedmý výetup £ JK klopného obvodu 107 je připojen na další vstup druhého hradla NAND 106a. Šestý výetup § JK klopného obvodu 107 je zapojen do dalšího vstupu druhého hradla NAND 106b. Pátý vstup JI, šestý vstup K1 a sedmý vstup Cl JK klopného obvodu 107 jsou připojeny na úroveň logické jedničky. První výstupní řídicí signál prvního procesoru je zapojen na vstup exklusivu OR 102a, dále vstupu exklusivu OR 102d a vstupu invertoru I04c. Druhý výstupní řídicí signál druhého procesoru je zapojen do dalšího vstupu exklusivu OR I02a, dalšího vstupu exklusivu OR IO2d a vstupu invertoru I04d.6, according to FIG. 2, the first data and control signal output terminals D1, S1 of the first processor are connected to the first inputs of the eighth integrated multiplexer IPX circuit, while the second data and control signal output terminals D2, S2 of the second processor are connected to the second inputs of the eighth the IPX integrated circuit, whose T outputs are connected to the output peripheral data and control signals · The third input S of the eighth IPX integrated circuit is connected to ground. The fourth IPAT integrated circuit is connected to the sixth output of the JK flip-flop IQ7. The output terminal AC of the control signal of the peripheral is connected to the input of the inverter 104e, whose output is connected to one of the inputs of the second gate NAND 106 a, b. The output of the second gate NAND 106 a is connected to the first control input AC1 of the first processor. The output of the second gate NAND IP6b is connected to the second control input AC2 of the second processor. The seventh outlet 86 of flip-flop 107 is connected to another input of the second gate NAND 106a. The sixth outlet J of flip-flop 107 is connected to the next input of the second gate NAND 106b. The fifth input J1, the sixth input K1 and the seventh input C1 of the flip-flop 107 are connected to logic one. The first output control signal of the first processor is connected to the exclusive input of the OR 102a, the exclusive input of the OR 102d, and the input of the inverter I04c. The second output control signal of the second processor is connected to the next exclusive input OR102a, the other exclusive input OR102d, and the inverter input I04d.
Výstup invertoru I04c je zapojen do vstupu prvého hradla NAND IOga. Výstup invertoru I04d je zapojen do vstupu prvého hradla NAND IOgb. Výstup prvého hradla NAND IOga je zapojen do osmého vstupu S5 JK klopného obvodu 107 a na jeden vstup prvého hradla NAND IOg£. Výstup prvého hradla NAND I05b je zapojen do devátého vstupu R9 JK klopného obvodu 107 a dalšího vstupu prvého hradla NAND I05c. Výstup prvého hrad la NAND I05c je zapojen do vstupu invertoru I04b> jehož výstup je zapojen do desátého vstupů L binárního čítače 103»The output of the inverter I04c is connected to the input of the first NAND IOg gate. The output of the inverter I04d is connected to the input of the first NAND IOgb gate. The output of the first NAND 10g gate is connected to the eighth input S5 of the flip-flop 107 and one input of the first NAND 10g gate. The output of the first gate NAND I05b is connected to the ninth input R9 of the JK flip-flop 107 and the next input of the first gate NAND I05c. The output of the first gate la NAND I05c is connected to the input of the inverter I04b> whose output is connected to the tenth inputs L of the binary counter 103 »
- 7 Osmý výstup QD binárního čítače 103 je zapojen do dalšího vstupu prvého hradla NAND I05a, dále dalšího vstupu prvého hradla NAND 105 b a vstupu invertoru 104a. jehož výstup je ’ spojen a jedním vstupem univerzálního časovače 101. Výstup časovače 101 je připojen na kladné napájecí napětí 5 V. Na toto napětí je připojen první odpor R4, jehož druhý pól je spojen s dalším vstupem časovače 101 a druhým odporem R5, jehož druhý pól je spojen s dalšími dvěma vstupy časovače 101 a s prvním kondenzát ořem C4. Druhý pól prvního kondenzétoru C4, stejně jako vývod časovače 101, jsou uzemněny. Další výstup časovače 101 je zapojen do jedenáctého vstupu CU binárního čítače 103. Dvanáctý vstup A8, třináctý vstup B8, čtrnáctý vstup C8 a patnáctý vstup D8 binárního čítače 103 jsou uzemněny.The eighth output QD of the binary counter 103 is coupled to the next input of the first NAND gate 105a, the next input of the first NAND gate 105b, and the input of the inverter 104a. the output of which is connected and one input of the universal timer 101. The output of the timer 101 is connected to a positive 5 V supply voltage. A first resistor R4 is connected to this voltage, the other pole of which is connected to another timer input 101 and a second resistor R5. the pole is connected to the other two inputs of the timer 101 and the first condensate through the C4. The second pole of the first capacitor C4, as well as the timer outlet 101, are grounded. The other timer output 101 is connected to the eleventh CU input of the binary counter 103. The twelfth input A8, the thirteenth input B8, the fourteenth input C8, and the fifteenth input D8 of the binary counter 103 are grounded.
Výstup exklusivu OR I02a je připojen na druhý kondensátor C5, jehož druhý pól je spojen s třetím odporem R6 a vstupem exklusivu OR 102b. Druhý pól třetího odporu R6 je uzemněn Výstup exklusivu OR 102d je spojen s třetím kondenzátorem C6. jehož druhý pól je spojen ae čtvrtým odporem R7 a vstupem exklusivu OR I02c« Další vstup exklusivu OR I02c je připojen na úroveň logické jedničky. Další výstup exklusivu OR I02c je připojen do dalšího vstupu exklusivu OR I02b. Výstup exklu sivu OR I02b je zapojen do šestnáctého vstupu N binárního čítače 103.The output of the exclusive OR 101a is connected to a second capacitor C5, the second pole of which is connected to the third resistor R6 and the input of the exclusive OR 102b. The second pole of the third resistor R6 is grounded The exclusive output of the OR 102d is coupled to the third capacitor C6. whose second pole is connected to the fourth resistor R7 and the OR I02c exclusive input. The next OR I02c exclusive input is connected to logic one. The other output of the OR I02c exclusive is connected to the next input of the OR I02b exclusive. The output of gray OR102b is connected to the sixteenth input N of the binary counter 103.
Činnost obvodu podle obr. 2 je shodná s činností popsanou u zapojení podle obr. 1.The operation of the circuit of FIG. 2 is identical to that described for the circuit of FIG. 1.
V zapojení podle vynálezu je použit multiplexer MX dvou kanálů o volitelném počtu signálů. Podle úrovně na třetím řídicím vstupu AI přepíná do výstupu Y první vstupy XI nebo druhé vstupy X2. V podrobném schématu je představován obvody typu 74 157, což je čtyřnásobný dvoukanálový multiplexer.In the circuit according to the invention, a two-channel multiplexer MX with a selectable number of signals is used. Depending on the level at the third control input A1, the first inputs X1 or the second inputs X2 are switched to the output Y. In the detailed diagram, the 74157 type is a quadruple dual channel multiplexer.
Demultiplexer DMX je určen pro dva kanály o volitelném počtu signálů· Podle úrovně na čtvrtém řídicím vstupu A2 přepíná vstup X na jeden z prvního výstupu Y1 nebo druhého výstupu Y2. Jelikož je v zapojení podle obr. 2 přepínán jediný výstupní řídicí signál, výstupní svorka AC, na první řídicí vstup AC1 nebo na druhý řídicí vstup AC2, bylo na realizaci funkce použito druhé hradlo NAND I06a, 106b a invertor 104 e oThe DMX demultiplexer is designed for two channels with selectable number of signals · Depending on the level on the fourth control input A2, input X switches to one of the first output Y1 or the second output Y2. Since the single output control signal, the output terminal AC, is switched to the first control input AC1 or the second control input AC2, the second NAND I06a, 106b, and inverter 104 e o
Bistabilní klopný obvod BKO je obvod s asynchronními vstupy R (RESET) a nastavovacími vstupy S4 (SET), dále sedmým výstupem £ a šestým výstupem 5» které nabývají vzájemně inverzních hodnot. Sedmý výstup £ se rovná logické jedničce, jestliže se poslední v úrovni logické nuly nacházel nastavovací vstup S4 (SET), otvírá multiplexer MX a demultiplexer DMX pro první procesor. Sedmý výstup § JK klopného obvodu 107 se rovná logické nule, jestliže se poslední v úrovni logické nuly nacházel vstup R (RESET), otvírá multiplexer MX a demultiplexer DMX pro druhý procesor. V podrobném schématu je pro JK klopný obvod 107 použit obvod UCY 7476, jehož další vstupy» tj· pátý vstup JI, šestý vstup K1 a sedmý vstup Clpisou pro činnost nevyužívány, a proto zapojeny na úrovni logické jedničky.The bistable flip-flop circuit BKO is a circuit with asynchronous inputs R (RESET) and set-up inputs S4 (SET), as well as the seventh output 6 and the sixth output 5 »which have mutually inverse values. The seventh output se is equal to logic one if the last input at logic zero was set input S4 (SET), opening the MX multiplexer and DMX demultiplexer for the first processor. The seventh output JK of flip-flop 107 equals logic zero if the last R at the logic zero level was the R input (RESET), opening the MX multiplexer and DMX demultiplexer for the second processor. In the detailed diagram, the UCY 7476 is used for the JK flip-flop 107, whose other inputs, i.e., the fifth input J1, the sixth input K1, and the seventh input by Clpis are not used for operation, and therefore connected at logic one.
Generátor pulsů GP v závislostech na nastavené časové konstantě trimrem P generuje pulsy na pátém výstupu 0. Na povolovacím vstupu S3 lze činnost generátorů pulsů blokovat.The GP pulse generator, depending on the set time constant, trimmer P generates pulses at the fifth output 0. At the enable input S3, the pulse generators can be blocked.
V podrobném schématu je generátor pulsů GP realizován univerzálním časovačem ΙΟΙ, E 555 s připojenými třemi pasivními prvky. Jako nastavitelný prvek je zvolen druhý odpor R5«In the detailed diagram, the GP pulse generator is realized by a universal timer ΙΟΙ, E 555 with three passive elements connected. A second resistor R5 is selected as an adjustable element «
Čítač CT má čítači vstup C. čtvrtý výstup Q2 čítače CT je některý z výstupů použitého čítače CT, vybraný podle potřebného dělicího kmitočtu. Čítač CT úrovní výstupu logická nula, tj· při nenaplnění čítače CT, blokuje přepnutí multiplexeru MX a demultiplexeru DMX a úrovní logická jedničkaThe CT counter has a counter input C. The fourth output Q2 of the CT counter is one of the outputs of the used CT counter, selected according to the required frequency division. Logic Zero CT Level Counter, ie · if the CT counter is not full, it blocks the switching of the MX multiplexer and DMX demultiplexer and the logical one level
- 9 blokuje činnost generátoru pulsů GP. V podrobném zapojení je jako binární čítač 103 použit obvod MH 74 193 s čítacím a nulovacím vstupem. První nulovací vstup Rl a druhý nulovací vstup R2 z blokového schématu jsou realizovány pomocí prvého hradla NAND 105c a invertoru 104b. zapojeného do přednestavovacího desátého vstupu L binárního čítače 103» Datové přednaatavovací vstupy binárního čítače 103 jsou připojeny na úroveň logické nuly·- 9 blocks GP pulse generator operation. In detail, the MH 74 193 circuit with counting and resetting inputs is used as the binary counter 103. The first reset input R1 and the second reset input R2 of the block diagram are implemented by a first NAND gate 105c and an inverter 104b. connected to the pre-set tenth input L of the binary counter 103 »The data pre-set inputs of the binary counter 103 are connected to the logic zero level ·
První hradlo H1 a druhé hradlo H2 blokují první výstupní řidiči signály na první výstupní svorce SCI, resp. druhé výstupní řídicí signály na druhé výstupní svorce SC2, před průchodem do dalšího vstupu R a nastavovacího vstupu S4 bistabilního klopného obvodu BKO a před vynulováním čítače OT. Podle obr. 2 jsou hradla představována prvým hradlem NAND I05a a 105b, např. typu MH 7400, na jehož jeden vstup je včleněn invertor I04c a I04d. např. typ MH 7404·The first gate H1 and the second gate H2 block the first output drivers at the first output terminal SC1, respectively. the second output control signals on the second output terminal SC2, before passing to the next input R and the setting input S4 of the bistable flip-flop BKO and before resetting the counter OT. According to FIG. 2, the gates are represented by a first NAND gate I05a and 105b, e.g. of the MH 7400 type, one inverter of which is connected with an inverter I04c and I04d. eg type MH 7404 ·
Blok monostabilních klopných obvodů BMKO je spojen s prvním nulovacím vstupem Rl čítače CT. Tyto signály čítač CT nuluje při jakékoliv změně prvního výstupního řídicího signálu nebo druhého výstupního řídicího signálu. V zapojení podle obr. 2 jsou použity čtyři obvody exklusive OR, resp.The block of monostable flip-flops BMKO is connected to the first reset input R1 of the CT counter. These signals are reset by the CT counter whenever the first output control signal or the second output control signal is changed. In the circuit shown in FIG. 2, four exclusive OR circuits are used.
XOR 102, např. typu 7486 PC.XOR 102, eg 7486 PC.
Výstup exklusive OR I02a je zapojen na derivační RC člen, tvořený druhým kondenzétorem C5 a třetím odporem R6, který přenáší na vstup exklusive XOR 102b jen puls odvozený od néběžné hrany pulsu změny bud prvního výstupního řídicího signálu, nebo druhého výstupního řídic.ího signálu. Výstup exklusive OR 102d je zapojen na derivační RC člen, tvořený čtvrtým odporem R7 a třetím kondenzátorem C6, který přenáší na vstup exklusive XOR I02c· zapojeného jako invertor, pouze puls odvozený od závěrné hrany pulsu změny prvního výstupního řídicího signálu. Z výstupu exklusive XOR I02c je tento negovaný puls přiveden na druhý vstup exklusive XOR 102b.The exclusive OR102a output is coupled to a differentiating RC member, formed by a second capacitor C5 and a third resistor R6, which transmits to the exclusive XOR 102b input only a pulse derived from a non-parallel pulse edge change of either the first output control signal or the second output control signal. The output of the exclusive OR 102d is connected to a derivative RC, consisting of a fourth resistor R7 and a third capacitor C6, which transmits only the pulse derived from the closing edge of the pulse change of the first output control signal to the exclusive XOR I02c · input. From the exclusive XOR I02c output, this negated pulse is applied to the second exclusive XOR 102b input.
Z výstupu exklusive XOR I02b je prostřednictvím Šestnácté ho vstupu N nulován dítad CT každou změnou prvního výstup ního řídicího signálu nebo druhého výstupního řídicího signálu·From the exclusive XOR I02b output, the 16th N input is reset to CT by each change of the first output control signal or the second output control signal ·
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS856958A CS259666B1 (en) | 1985-09-28 | 1985-09-28 | Connection for time-controlled allocation of one output periphery to one processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS856958A CS259666B1 (en) | 1985-09-28 | 1985-09-28 | Connection for time-controlled allocation of one output periphery to one processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS695885A1 CS695885A1 (en) | 1988-03-15 |
| CS259666B1 true CS259666B1 (en) | 1988-10-14 |
Family
ID=5417813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS856958A CS259666B1 (en) | 1985-09-28 | 1985-09-28 | Connection for time-controlled allocation of one output periphery to one processor |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS259666B1 (en) |
-
1985
- 1985-09-28 CS CS856958A patent/CS259666B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS695885A1 (en) | 1988-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0432978B1 (en) | Apparatus for conditioning priority arbitration in buffered direct memory addressing | |
| US6957435B2 (en) | Method and apparatus for allocating processor resources in a logically partitioned computer system | |
| US4787026A (en) | Method to manage coprocessor in a virtual memory virtual machine data processing system | |
| US5598542A (en) | Method and apparatus for bus arbitration in a multiple bus information handling system using time slot assignment values | |
| EP0159548B1 (en) | Lsi-microcomputer | |
| EP0524682A1 (en) | A centralized backplane bus arbiter for multiprocessor systems | |
| DE69735575T2 (en) | Method and apparatus for interrupt distribution in a scalable symmetric multiprocessor system without changing the bus width or the bus protocol | |
| EP0459714A2 (en) | Interrupt processing allocation in a multiprocessor system | |
| DE4204148A1 (en) | CIRCUIT ARRANGEMENT FOR AN INTERFACE FOR CONNECTING A COMPUTER TO A PERIPHERAL DEVICE | |
| EP0024663A2 (en) | Data processing system having modular bus structure and expandable configuration | |
| WO2002073397A2 (en) | Resource balancing in a partitioned processing environment | |
| US5241661A (en) | DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter | |
| US5081578A (en) | Arbitration apparatus for a parallel bus | |
| US5537646A (en) | Apparatus initialized for selected device based upon timing, interrupt, and DMA control commands within configuration data passed from processor to transfer data to selected device | |
| US11256648B1 (en) | Virtual hot plug system and method for PCIe devices | |
| US7199607B2 (en) | Pin multiplexing | |
| DE10029867B4 (en) | System control system with a multiplexed graphics bus architecture | |
| DE69125071T2 (en) | Workplace with selectable CPU | |
| EP0425194A2 (en) | Computer system | |
| JPS62260257A (en) | Control system for assigning input/output port | |
| EP0283580B1 (en) | Computer system with direct memory access channel arbitration | |
| IL134969A (en) | Dynamic i/o allocation in a partitioned computer system | |
| US20010032249A1 (en) | Computer system for an internal computer network | |
| JP2507140B2 (en) | Multiple parallel data bus device | |
| KR19990049719A (en) | PCI master card |