CS259069B1

CS259069B1 - Data decoding connection

Info

Publication number: CS259069B1
Application number: CS859614A
Authority: CS
Inventors: Ales Kolar
Original assignee: Ales Kolar
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1988-10-14
Also published as: CS961485A1

Abstract

2}apo,}ení pro ^ekodování dat olouží k dekódovaní dat kódovaných metodou frekvenční modulace. Přináší zjednoduoení zapojení sloučením dekodérů. Podstata řešení spočívá v tom, že k výstupu čtených dat čtecího zařízení je připojen synchronizační vstup fázového vázaného oscilátoru a datový vatup posuvného registru. Vatup fázově vázaného oscilátoru je pak připojen na vstup čítače a na vstup posuvného rogiotru. Přitom skupina hodinových výstupů posuvného registru je připojena ha skupinu hodinových vstupů logické sítě a Bkupina datových výstupů posuvného registru na skupinu vstupů logické sítě a na výstupní datovou sběrnici nadřazené jednotky, jako řídicího procesoru. Výstup logické sítě Je připojen na synchronizační vatup čítače a výstup čítače na vstup příznakové logiky nadřazené jednotky, například řídícího procesory Zapojení lze použít ve výpočetní a,záznamové technice, v systémech pro dekódování dat, například pro řídící jednotky diskových pamětí.2}apo,}enie for ^encoding data oluží to decode data encoded by the frequency modulation method. It simplifies the connection by merging decoders. The essence of the solution lies in the fact that the synchronization input of the phase-locked oscillator and the data input of the shift register are connected to the output of the read data of the reading device. The input of the phase-locked oscillator is then connected to the input of the counter and to the input of the shift register. In this case, the group of clock outputs of the shift register is connected to the group of clock inputs of the logic network and the group of data outputs of the shift register to the group of inputs of the logic network and to the output data bus of the superior unit, such as the control processor. The output of the logical network is connected to the synchronization input of the counter and the output of the counter to the input of the flag logic of the superior unit, for example, the control processor. The connection can be used in computing and recording technology, in data decoding systems, for example, for disk memory control units.

Description

Zapojení pro dekódování datConnection for data decoding

2}apo,}ení pro ^ekodování dat olouží k dekódovaní dat kódovaných metodou frekvenční modulace. Přináší zjednoduoení zapojení sloučením dekodérů. Podstata řešení spočívá v tom, že k výstupu čtených dat čtecího zařízení je připojen synchronizační vstup fázového vázaného oscilátoru a datový vatup posuvného registru. Vatup fázově vázaného oscilátoru je pak připojen na vstup čítače a na vstup posuvného rogiotru. Přitom skupina hodinových výstupů posuvného registru je připojena ha skupinu hodinových vstupů logické sítě a Bkupina datových výstupů posuvného registru na skupinu vstupů logické sítě a na výstupní datovou sběrnici nadřazené jednotky, jako řídicího procesoru. Výstup logické sítě Je připojen na synchronizační vatup čítače a výstup čítače na vstup příznakové logiky nadřazené jednotky, například řídícího procesory Zapojení lze použít ve výpočetní a,záznamové technice, v systémech pro dekódování dat, například pro řídící jednotky diskových pamětí.2, and the data decoding device is used to decode the data encoded by the frequency modulation method. It simplifies wiring by merging decoders. The essence of the solution is that the output of the read data of the reading device is connected to the synchronized input of the phase bound oscillator and the data register of the shift register. The vapor phase of the phase bound oscillator is then connected to the input of the counter and to the input of the slide rogiotre. In this case, the shift register clock output group is connected to the logical network clock input group and the shift register data output group to the logical network input group and the master data output bus as the control processor. Logical network output Connected to the counter sync vatup and counter output to the tag unit logic input of the parent unit, for example, controllers. The connection can be used in computing and recording technology, in data decoding systems, for example, disk drive controllers.

Vynález se týká zapojeni, které slouží k dekódováni dat jódovaných metodou frekvenční modulace.The invention relates to circuitry for decoding data iodinated by the frequency modulation method.

Pro kódování zaznamenávaných dat, například u magnetických, médií diskového typu, se doposud používá zapojení, která většinou používají metodu frekvenční-modulace serio-seriových dat. Tato metoda spočívá v tom, že mezi jednotlivé sériově kódované bity se podle různých metod vkládají bity synchronizační. Tyto bity mají za úkol synchronizovat čtecí zařízení, zejména během záánamu řady nulových bitů, neboť vzhledem k fyzikálním principům, jeho kolísání otáček, fázové posuny dat vlivem frekvenčních a magnetitkých vlastností záznamového zařízení, dochází k časovým posunům jednotlivých bitů serio-seriově kódované informace. Přitom, aby bylo možné provést bytovou synchronizaci kódové informace, to je určit počátek zprávy, se opět s výhodou používá synchronizačních bitů. Děje se to tím způsobem, že při vkládání synchronizačních impulsů se vytvoří taková anomálie, která sice odpovídá požadavkům frekvenčním, ale neodpovídá vkládacímu algoritmu kódovací metody. Takto kódovaný úsek zprávy, nazývaný příznak, tvoří obvykle začátek' užitečné informace. Zpětné dekódování čtené informace pak probíhá ve dvou stupních. Nejdříve se v dekodéru dat provede separování datových a synchronizačních bitů, načež se_oobvykle v serio-paralelním převodníku,spojeném s vyhodnocováním příznaku, provede bytová synchronizace počátku zprávy.For the coding of the recorded data, for example, for magnetic, disc-type media, wiring is used up to now, which mostly uses the frequency-modulation method of serial-serial data. This method consists in inserting synchronization bits according to different methods between the individual serial coded bits. These bits are intended to synchronize the reader, especially during the operation of a series of zero bits, since, due to physical principles, its speed variation, phase shifts of data due to the frequency and magnetite properties of the recording apparatus, the individual bits of the serial-coded information occur. In order to be able to perform byte synchronization of the code information, i.e. to determine the start of the message, synchronization bits are again preferably used. This is done in such a way that when the synchronization pulses are inserted, an anomaly is created which, although it meets the frequency requirements, does not correspond to the insertion algorithm of the coding method. Such a coded message section, called a flag, usually forms the beginning of useful information. The read back information is then decoded in two stages. First, data and synchronization bits are separated in the data decoder, followed _by byte synchronization of the beginning of the message, usually in the serio-parallel converter associated with the flag evaluation.

Takového dvoustupňového řešení dekódování dat se sice dosud používá, avšak přináší některé nedostatky, zvláště spočívající v jeho složitosti·. Nejpodstatnější z nich je skutečnost, kdy s ohledem na nutnost počátečního rozhodnutí o tom, které bity jsou synchronizační a které datové, je zapotřebí vybavit datový dekodér buň rozhodovací logikou sledující a vyhodnocující sekvenci dat,nebo jej zpětně řídit z obvodu provádějícího bytovou synchronizaci.Such a two-stage data decoding solution is still in use, but it presents some drawbacks, particularly in its complexity. The most important of these is that, in view of the need to make an initial decision about which bits are synchronization and which data, it is necessary to equip the cell data decoder with logic monitoring and evaluating the data sequence, or reverse it from the byte synchronization circuit.

- 2 Uvedené nedostatky v podstatě odstraňuje zapojení pro dekódování dat podle tohoto vynálezu, jehož podstata spoěivá v tom, že k výstupu čtených dat čtecího zařízení je připojen syn-* chronizační vstup fázově vázaného oscilátoru a datový vstup posuvného registru, přičemž výstup fázově vázaného oscilátorů je připojen na vstup čítače a na vstup posuvného registru, zatímco skupina hodinových výstupů posuvného registru je připojena na skupinu hodinových vstupů logické sítě a skupina datových výstupů posuvného regis tru je připojena jednak na skupinu vstupů logické sítě a jednak na výstupní datovou sběrnici nadřazené jednotky, přičemž výstup logické sítě je připojen na synchronizační vstup čítače a výstup čítače je připojen na vstup příznakové logiky nadřazené jednotky.The above-mentioned drawbacks are substantially eliminated by the data decoding circuit of the present invention, characterized in that the output of the reader data is connected to a phase-locked oscillator sync input and a shift register data input, wherein the phase-locked oscillators output is connected to the counter input and the shift register input, while the shift register clock output group is connected to the logical network clock input group, and the shift register data output group is connected to both the logical network input group and the master data output bus, the logical network is connected to the counter synchronization input and the counter output is connected to the master logic input.

Výhodou vynálezu především je zjednodušení zapojení sloučením dekodérů, což znamená, že jak selekce datových, tak i synchronizačních impulsů probíhá v jednom obvodě. Tím došlo ke snížení počtu potřebných součástí a při výrobě ke snížení pracnosti. Snížily se také i ekonomické náklady na výrobu. Při provozu se projevuje zvýšenou spolehlivostí a snížením spotřeby elektrické energie. Zapojení je také snadno nastavitelné a výhodnější z hlediska diagnostiky.In particular, the advantage of the invention is to simplify the connection by combining the decoders, which means that both the data and the synchronization pulses are selected in one circuit. This reduced the number of parts required and reduced manufacturing effort. The economic costs of production have also been reduced. In operation, it results in increased reliability and reduced power consumption. The wiring is also easy to set up and more convenient for diagnostics.

Zapojení pro dekódování dat je vyobrazeno na přiložených výkresech, kde obr. 1 představuje jeho blokové schéma a obr. 2 časový diagram.The data decoding circuit is shown in the accompanying drawings, in which Fig. 1 represents its block diagram and Fig. 2 a timing diagram.

K výstupu 100 čtených dat neznázorněného čtecího zařízení je připojen synchronizační vstup li fázově vázaného oscilátoru FVO a datový vstup 21 posuvného registru PR. Výstup 12 fázově vázaného oscilátoru FVO je připojen na vstup 41 čítače ČIT a na vstup 22 posuvného registru PR. Skupina hodinových výstupů 23 posuvného registru PR je připojena na skupinu hodinových vstupů 31 logické sítě LS. Skupina datových výstupů 24 posuvného registru PR je připojena na skupinu vstupů 32 logické sítě LS a dále na výstupní datovou sběrnici 110, připojené k datovým vstupům neznázorněné nad-, řazené jednotky, například řídicího procesoru. Výstup 33 logické sítě LS je připojen na synchronizační vstup 42 čítače ČIT. Výstup 43 čítače ČIT je připojen na vstup 120 příznakové logiky neznázorněné nadřazené jednotky, například řídicího procesoru.A synchronized input 11 of the phase-coupled FVO oscillator and a data input 21 of the shift register PR are connected to the read data output 100 of a reader not shown. The output 12 of the phase-coupled FVO oscillator is connected to input 41 of the CIT counter and to input 22 of the shift register PR. The clock output group 23 of the shift register PR is connected to the clock input group 31 of the logical network LS. The shift register data output group 24 of the PR register is connected to the input group 32 of the logical network LS and further to an output data bus 110 connected to the data inputs of a slave unit (not shown), for example a control processor. The output 33 of the logic network LS is connected to the synchronization input 42 of the CHIT counter. The CIT counter output 43 is coupled to the flag logic input 120 of a parent unit (not shown), such as a control processor, not shown.

- 3 Z výstupu 100 čtených dat čtecího zařízení je přiveden vstupní čtený signál na datový vstup 21 posuvného registru PR a synchronizační vstup 11 fázově vázaného oscilátoru FVO. Ve fázově vázaném oscilátoruFVO se generují hodinové signály, které se z jeho výstupu 12 přivádí na vstup 22 posuvného registru PR, jímž se posouvají data. Současně se hodinové signály přivádí na vstup 41 čítače ČIT. Tento hodinový signál má takový kmitočet, že nahrává jednotlivé impulsy do posuvného registru PR v takových časových intervalech, které odpovídají použité kódovací metodě.From the reader data readout 100, an input read signal is input to the shift register data input 21 and the phase-coupled FVO synchronization input 11. In the phase-coupled oscillator FVO, clock signals are generated which are output from its output 12 to the input 22 of the shift register PR by which the data is shifted. At the same time, the clock signals are applied to the input 41 of the CT counter. This clock has a frequency such that it records the individual pulses into the shift register PR at intervals of time that correspond to the coding method used.

OO

Tak jsou do posuvného registru PR zapisovány přiváděné datové, popřípadě synchronizační impulsy, pokud je kódovací metoda obsahuje. V této kombinaci jsou datové signály přiváděny ze skupiny hodinových výstupů 23 posuvného registru PR na skupinu hodinových vstupů 31 logické sítě LS. Datové signály jsou přitom přiváděny ze skupiny datových výstupů 24 posuvného registru PR na výstupní datovou sběrnici 110 a současně na skupinu vstupů 32 logické sítě LS. Z výstupní datové sběrnice 110 jsou datové signály přiváděny do připojené nadřazené jednotky, v tomto případě na datový vstup neznázorhěného řídicího procesoru. V logické síti LS se provádí . vyhodnocení příznaku, který se z jejího výstupu 33 přivádí na synchronizační vstup 42 čítače ČIT. Čítač ČIT je v okamžiku vyhodnocení příznaku zasynchronizován, čímž je řízeno předávání přečtené informace v paralelním tvaru, která je k dispozici v posuvném registru PR v jeho příslušných datových výstupech 24 podle způsobu vyhodnocení logickou sítí LS. Přenos dalších informací jě řízen, čítačem ČIT, jeho periodickým průchodem zvoleným stavem·Thus, the input data or synchronization pulses are written to the shift register PR, if the encoding method includes them. In this combination, the data signals are fed from the clock output group 23 of the shift register PR to the clock input group 31 of the logical network LS. The data signals are fed from the group of data outputs 24 of the shift register PR to the output data bus 110 and simultaneously to the group of inputs 32 of the logical network LS. From the output data bus 110, the data signals are fed to a connected master unit, in this case, to a data input of a control processor (not shown). In the logical network LS is performed. evaluating the flag that is output from its output 33 to the sync input 42 of the CIT counter. The CIT counter is synchronized at the time the flag is evaluated, thereby controlling the transmission of the read information in a parallel form, which is available in the shift register PR in its respective data outputs 24 according to the logical network evaluation method LS. The transmission of further information is controlled by the CIT counter, its periodic passage through the selected state ·

Činnost zapojení je dále zřejmá z časového diagramu při kódování metodou MFM dle obr. 2, kde BI představuje délku jednoho bitintervalu, DI datové impulsy, SI synchronizační impulsy, VS vstupní signál, KD kódováná data, VFV.O výstup fázově vázaného oscilátoru a OPR obsah posuvného registru.The connection activity is further evident from the time diagram of the MFM coding according to Fig. 2, where BI represents one bit interval, DI data pulses, SI synchronization pulses, VS input signal, KD coded data, VFV.O output of phase bound oscillator and OPR content shift register.

Vynálezu lze použít ve výpočetní a záznamové technice, v systémech pro dekódování dat, například pro řídící jednotky diskových pamětí.The invention can be used in computing and recording technology, in data decoding systems, for example, for disk storage controllers.

Claims

- 4 -

SUBJECT OF THE INVENTION

A circuit for decoding data connected to a reader output of a reader device, characterized in that a reader data reader output (100) is connected to a phase-coupled oscillator (FVO) synchronization input (11) and a shift register data input (21). (PR), wherein the output (12) of the phase-coupled oscillator (FVO) is connected to the input (41) of the counter (CIT) and the input (22) of the shift register (PR), while the group of clock outputs (23) of shift register (PR) is connected to the logical network (LS) clock input group (31) and the shift register (PR) data output group (24) is connected to the logical network (LS) input group (32) and to the parent data output bus (110) the logical network (LS) output (33) is connected to the counter synchronization input (42) and the counter (43) output (43) is connected to the master logic input (120) ·

2 drawings α

co ο