CS254703B1

CS254703B1 - Microprocessor system testing

Info

Publication number: CS254703B1
Application number: CS836422A
Authority: CS
Inventors: Rehor Hrdlicka
Original assignee: Rehor Hrdlicka
Priority date: 1983-09-05
Filing date: 1983-09-05
Publication date: 1988-01-15
Also published as: CS642283A1

Abstract

Zapojení se týká diagnostiky elektronických číslicových systémů. Účelem je připravit jednoduché testovací zařízení, čehož se dosáhne tím, že jeden z řídicích signálů testovaného systému, signál READY, je ovládán zařízením podle zapojení. •K ovládání jsou využívány další signály z testovaného systému. Zapojení lze použít při diagnostice a testování mikropočítačů u výrobce nebo uživatele.The connection is related to the diagnostics of electronic digital systems. The purpose is to prepare a simple test device, which is achieved by one of the control signals of the system under test, the READY signal, being controlled by the device according to the connection. •Other signals from the system under test are used for control. The connection can be used in the diagnostics and testing of microcomputers at the manufacturer or user.

Description

Vynález se týká zapojení pro testování mikroprocesorového systému, které je jednoduché a je vhodné pro pracoviště, na kterých se řeší návrhy, případně diagnositka číslicových systémů založených na sběrnicovém uspořádání.The invention relates to a circuit for testing a microprocessor system that is simple and suitable for workplaces where the design or diagnosis of digital bus-based systems is solved.

Používaná zařízení pro takovéto účely jsou vesměs značně složitá, což je i z praktických hledisek pro jejich obsluhu často nežádoucí. Navíc jsou těžko dostupná. Na základě průzkumu dostupené literatury lze konstatovat, že chybí jednoduché zařízení, které by umožňovalo testování a kontrolu základních operací mikroprocesorového systému, a které by bylo možno operativně upravovat podle okamžité potřeby, tak jak často vyplývá ze záměrů diagnostiky.The devices used for such purposes are generally quite complex, which is often undesirable from a practical point of view. Moreover, they are difficult to access. A survey of available literature suggests that there is no simple device to test and control the basic operations of the microprocessor system, and that can be operatively modified as needed, as often implied by diagnostic intentions.

Výše uvedené nedostatky přispívá odstranit zapojení podle vynálezu, kde na datovou sběrnici mikroprocesoru je připojena vstupní sběrnice dekodéru dat, výstupní sběrnice dekodéru dat je přitom připojena na vstupní sběrnici zobrazení dat. Adresová sběrnice mikroprocesoru je připojena na první vstupní sběrnici komparátoru logických stavů. Druhá vstupní sběrnice komparátoru logických stavů je připojena na druhou výstupní sběrnici bloku předvolby adres a výstup komparátoru logických stavů je připojen na přvní vstup generátoru blokovacího impulsu, jehož druhý vstup je připojen na výstup rozhodovacího obvodu, přičemž třetí vstup generátoru blokovacího impulsu je připojen na výstup spouštěcího obvodu. Čtvrtý vstup generátoru blokovacího impulsu je připojen na druhý vstup čitače kroků.The above-mentioned drawbacks contribute to eliminating the circuit according to the invention, wherein the input bus of the data decoder is connected to the microprocessor data bus, while the output bus of the data decoder is connected to the data display input bus. The address bus of the microprocessor is connected to the first input bus of the logic comparator. The second logic state comparator input bus is connected to the second address prefix block output bus and the logic state comparator output is connected to the first blocking pulse generator input whose second input is connected to the decision circuit output, the third blocking pulse generator input is connected to the trigger output circuit. The fourth input of the blocking pulse generator is connected to the second input of the step counter.

Prvý vstup čitače kroků je připojen na první výstup generátoru blokovacího impulsu, který má svůj druhý výstup připojen jednak na vstup obvodu signalizace stavu zastavení a dále na první vstup součtového obvodu. Výstup součtového obvodu je připojen na výstupní svorku a jeho druhý vstup je připojen na první vstupní svorku. Druhá vstupní svorka je připojena na druhý vstup čitače kroků jehož výstupní sběrnice je připojena současně na vstupní sběrnici zobrazení kroků. Třetí vstupní svorka zapojení je připojena na vstup obvodu signalizace stavu odpojení sběrnice, čtvrtá vstupní svorka je připojena na vstup obvodu signalizace stavu čtení a zápisu. Přitom první výstupní sběrnice předvolby adres je připojena na vstupní sběrnici dekodéru adres, jehož výstupní sběrnice je připojena na vstupní sběrnici zobrazení, přitom první vstup spouštěcího obvodu je připojen na první vývod přepinaČe spouštění a druhý vstup spouštěcího obvodu je připojen na druhý vývod přepínače spouštění.The first input of the step counter is connected to the first output of the blocking pulse generator, which has its second output connected both to the input of the stop signaling circuit and to the first input of the summation circuit. The summation circuit output is connected to the output terminal and its second input is connected to the first input terminal. A second input terminal is connected to the second input of the step counter whose output bus is connected simultaneously to the input bus of the step display. The third input terminal is connected to the bus disconnect signaling circuit input, the fourth input terminal is connected to the read and write signaling circuit input. The first address preselection bus is connected to the address bus of the address decoder whose output bus is connected to the display input bus, wherein the first trigger circuit input is connected to the first trigger switch terminal and the second trigger circuit input is connected to the second trigger switch terminal.

Třetí vývod přepínače spouštění je připojen na první svorku stálé napěťové úrovně, přitom první vstup rozhodovacího obvodu je připojen na první vývod přepínače volby zastavení, jehož druhý vývod je připojen na druhý vstup rozhodovacího obvodu. Třetí vývod přepínače volby zastavení je připojen na druhou svorku stálé napěřové úrovně, přitom třetí svorka stálé napěťové úrovně je připojena na třetí vývod přepínače volby provozu, jehož první vývod je připojen na první vstup obvodu volby provozu a jehož druhý vývod je připojen na druhý vstup téhož obvodu. Výstup obvodu volby provozu je připojen na pátý vstup generátoru blokovacího impulsu. Pátý vstup zapojení je připojen na třetí vstup čitače kroků.The third terminal of the trip switch is connected to the first constant voltage level terminal, the first input of the decision circuit being connected to the first terminal of the stop selection switch, the second terminal of which is connected to the second input of the decision circuit. The third terminal of the stop selection switch is connected to the second constant voltage level terminal, while the third terminal of the constant voltage level is connected to the third terminal of the operation selector whose first terminal is connected to the first input of the operation selector circuit and the second terminal is connected to the second input of the same. circuit. The operation select circuit output is connected to the fifth input of the blocking pulse generator. The fifth wiring input is connected to the third step counter input.

Výhoda předloženého zapojení spočívá v tom, že umožňuje realizovat testovací zařízení jednoduché koncepce, které není náročné na složité prvky. Umožňuje zastavit práci systému na kterékoliv adrese, při současném sledování aktivity datové sběrnice. Činnost systému lze řídit po jednotlivých krocích programu, můžeme kontrolovat počet operačních kroků v operač ním cyklu.The advantage of the present circuit is that it allows to realize a simple concept testing device that is not demanding on complex elements. It allows the system to stop working at any address while monitoring data bus activity. The operation of the system can be controlled by individual program steps, we can check the number of operating steps in the operating cycle.

Zapojení podle vynálezu bude dále blíže popsáno podle připojeného obrázku, kde je uvedeno skupinové schéma zapojení.The circuit according to the invention will be described in more detail below with reference to the accompanying drawing, in which a circuit diagram is shown.

Základními celky zapojení jsou:The basic units are:

Datová sběrnice _1 testovaného mikroprocesorového systému, která je připojena přes vstupní sběrnici 3a dekodéru '! dat. Výstupní sběrnice 3b dekodéru 3, je připojena na vstupní sběrnici 5a zobrazení dat 5. Adresová sběrnice 2 mikroprocesoru je připojena na první vstupní sběrnici 7a komparátoru 7 logických stavů.The data bus 1 of the microprocessor system to be tested, which is connected via the input bus 3a of the decoder. give. The output bus 3b of the decoder 3 is connected to the input bus 5a of the data display 5. The address bus 2 of the microprocessor is connected to the first input bus 7a of the comparator 7 of the logic states.

Druhá vstupní sběrnice 7b komparátoru J_ logických stavů je připojena na druhou výstupná. sběrnici 4b bloku předvolby adres a výstup 7c komparátoru Ί_ logických stavů je připojen na první vstup 9a generátoru 9_ blokovacího impulsu, jehož druhý vstup 9b je připojen na výstup 10a rozhodovacího obvodu 10. Třetí vstup 9c generátoru 9_ blokovacího impulsu je připojen na výstup 11c spouštěcího obvodu 11, čtvrtý vstup 9f generátoru 2 blokovacího impulsu je připojen na druhý vstup 12b citace 12 kroků, jehož první vstup 12a je připojen na první výstup 9d generátoru 9_ blokovacího impulsu, který má svůj druhý výstup 9e připojen jednak na vstup 15a obvodu 15 signalizace stavu zastavení a dále na první vstup 14a součtového obvodu 14, jehož výstup 14c je připojen na výstupní svorku Rl a jehož druhý výstup 14b je připojen na první vstupní svorku R2.The second input bus 7b of the comparator 7 is connected to the second output. the address prefix bus 4b and the logic comparator output 7c output 7c is connected to the first block 9 of the pulse generator 9a, the second input 9b is connected to the output 10a of the decision circuit 10. The third block 9c input 9c is connected to the trigger circuit output 11c. 11, the fourth input 9f of the blocking pulse generator 2 is connected to the second input 12b of the 12-step reference, whose first input 12a is connected to the first output 9d of the blocking pulse generator 9, having its second output 9e connected to the input 15a of the stop signaling circuit 15 and to a first input 14a of the summation circuit 14 whose output 14c is connected to the output terminal R1 and whose second output 14b is connected to the first input terminal R2.

Druhá vstupní svorka S je, připojena na druhý vstup 12b citace kroků 12, jehož výstupní sběrnice 12c je připojena na vstupní sběrnici 13a zobrazení 13 kroků. Třetí vstupní svorka H je připojena na vstup 17a obvodu 17 signalizace stavu odpojení sběrnice. Čtvrtá vstupní svorka, RW je připojena na vstup 16a obvodu 16 signalizace stavu čtení a zápisu, přitom první výstupní sběrnice 4a předvolby £ adres je připojena na vstupní sběrnici 6a dekodéru 6_ adres, jehož výstupní sběrnice 6b je připojena na vstupní sběrnici 8a zobrazení _8· První vstup Ila spouštěcího obvodu 11 je propojen na první vývod Pia přepínače Pl spouštění.The second input terminal S is connected to the second input 12b of the citation of steps 12, whose output bus 12c is connected to the input bus 13a of the display of 13 steps. The third input terminal H is connected to the input 17a of the bus disconnection signaling circuit 17. The fourth input terminal, RW, is connected to the input 16a of the read / write signaling circuit 16, the first address bus 4a of the address preset 6 being connected to the input bus 6a of the address decoder 6 whose output bus 6b is connected to the input bus 8a. the trigger circuit input 11a is coupled to the first trigger P1 terminal P1.

Druhý vstup 11b spouštěcího obvodu 11 je připojen na první vývod Pia přepínače Pl spouštění. Druhý vstup 11b spouštěcího obvodu 11 je připojen na druhý vývod Plb přepínače Pl spouštění. Třetí vývod Plc připinače Pl spouštění je připojen na první svorku Ul stálé napěťové úrovně.The second input 11b of the trigger circuit 11 is connected to the first terminal Pia of the trigger switch P1. The second input 11b of the trigger circuit 11 is connected to the second terminal Plb of the trigger switch P1. The third terminal Plc of the tripping switch Pl is connected to the first constant voltage level terminal U1.

První vstup 10b rozhodovacího obvodu 10 je připojen na první vývod P2a přepínače P2 volby zastavení, jehož druhý vývod P2b je připojen na druhý vstup 10c rozhodovacího obvodu 10. Třetí vývod P2c přepínače P2 volby zastavení je připojen na druhou svorku U2 stálé napěťové úrovně. Třetí svorka U3 stálé napěťové úrovně je připojena na třetí vývod P3c přepínače P3 volby provozu, jehož první vývod P3a je připojen na prvni vstup 18a obvodu 18 volby provozu a jehož druhý vývod P3b je připojen na druhý vstup 18b obvodu 18 volby provozu. Výstup 18c obvodu 18 volby provozu je připojen na pátý vstup 9g generátoru 9 blokovacího impulsu. Pátý vstup zapojení 01 je připojen na třetí vstup 12d citace kroků 12.The first input 10b of the decision circuit 10 is connected to the first terminal P2a of the stop selection switch P2, whose second terminal P2b is connected to the second input 10c of the decision circuit 10. The third terminal P2c of the stop selection switch P2 is connected to the second constant voltage level terminal U2. The third constant voltage level terminal U3 is connected to the third terminal P3c of the operation selection switch P3, the first terminal P3a of which is connected to the first input 18a of the operation selection circuit 18 and whose second terminal P3b is connected to the second input 18b of the operation selection circuit. The output 18c of the operation selection circuit 18 is connected to the fifth input 9g of the blocking pulse generator 9. The fifth input of the wiring 01 is connected to the third input 12d of the citation of the steps 12.

Popsané zapojení pracuje tak, že činnost mikroprocesorového systému se vždy zastavuje na předvolené adrese. Tuto předvolbu umožňuje blok předvolby adres 4_, obsahující spínače, jimiž se zvolí adresa, na které se má systém, který je testován, zastavit. Předvolená adresa se jednak přivádí do komparátoru 7. logických stavů a jednak přes vstupní sběrnici 6a dekodéru adres _6 na vstupní sběrnici 8a zobrazení _8· ^v okamžiku, kdy nastane souhlas předvolené adresy s adresou, která je aktuální na adresové sběrnici 2_ mikroprocesoru, a která je přes první vstupní sběrnici 7a komparátoru Ί_ logických stavů na komparátor 1_ logických stavů převedena, se na výstupu 7c komparátoru logických stavů vyskytne řídicí impuls. Ten je přiveden do generátoru 2 blokovacího impulsu přes jeho první vstup 9a♦ Princip celého zapojení spočívá v tom, že řídicím impulsem z výstupu 7c komparátoru logických stavů je řízen vstup READY mikroprocesoru v testovaném systému.The described circuit works so that the operation of the microprocessor system always stops at a preset address. This preselection is made possible by an address preset block 4 comprising switches which select the address at which the system being tested is to stop. Default address is both fed into the seventh comparator logic states and via input bus 6a address decoder 6 to the input bus 8a show _8 · when ^the agreement comes preset address with the address that is current at the address bus 2_ microprocessor, which is via the first logic comparator input bus 7a to the logic comparator 7, a control pulse occurs at the logic comparator output 7c. It is fed to the blocking pulse generator 2 via its first input 9a.

Zapojení obsahuje tři přepínače. Přepínač spouštění Pl, přepínač volby zastavení P2, přepínač volby provozu P3 . Ovládáním přepínačů řídíme blokování signálu. READY, který je přiveden z testovaného systému do zapojení podle vynálezu a to na první vstupní svorku R2. Z výstupní svorky Rl je modifikovaný signál READY opět přiveden zpět do testovaného systému. Řízení signálu READY na výstupu 14c součtového obvodu 14 je zajištěno v součtovém obvodu 14, na jehož druhý vstup 14b je přiveden signál READY z vývodu mikroprocesoru, /vývod na čipu/. Je přiveden přes první vstupní svorku R2. Na první vstup 14a součtového obvodu 14 je připojen výstup 9e generátoru 9 blokovacího impulsu.The wiring includes three switches. Start switch P1, stop switch P2, switch P3. By controlling the switches we control the blocking of the signal. READY, which is brought from the system under test to the circuit according to the invention, namely to the first input terminal R2. From the output terminal R1, the modified READY signal is fed back into the test system. The control of the READY signal at the output 14c of the summation circuit 14 is provided in the summation circuit 14, to which the second input 14b receives the READY signal from the microprocessor terminal (chip terminal). It is fed through the first input terminal R2. The output 9e of the blocking pulse generator 9 is connected to the first input 14a of the summing circuit 14.

Funkce generátoru blokovacího impulsu 2 3^e řízena nastavením přepínače Pl spouštění, přepínače P2 volby zastavení a přepínačem P3 volby provozu. Přepínač P3 volby provozu je přepnut bud do polohy normálního provozu /RUN/, nebo do polohy zastavení /STOP/.The blocking pulse generator 2 3 ^{e function is} controlled by setting the start switch P1, the stop switch P2 and the operation switch P3. The operation select switch P3 is set either to the normal operation position (RUN) or to the stop position (STOP).

V poloze RUN není signál READY na výstupní svorce blokován, a testovaný systém pracuje podle svého programu. Je-li přepínač P3 volby provozu v poloze STOP, činnost testovaného systému se zastaví v okamžiku výskytu předvolené adresy na sběrnici a je-li přepínač P2 volby zastavení v potřebné poloze. Na výstupní svorce Rl je v tomto případě úroveň L.In the RUN position, the READY signal on the output terminal is not blocked, and the system under test operates according to its program. If the operation select switch P3 is in the STOP position, the system under test stops when the preset address on the bus occurs and if the stop selection switch P2 is in the required position. In this case, the output terminal R1 is level L.

Přepínač Pl spouštění slouží ke spuštění dalšího běhu, který bude opět ukončen na nově zvolené adrese. Pro synchronizaci zapojení s testovaným mikroprocesorovým systémem je přiveden na druhou vstupní svorku S průběh SYNC z testovaného systému, který je jednak použit v generátoru 2 blokovacího impulsu a jednak v čítači 12 kroků, který umožňuje počítač operační kroky v operačním cyklu mikroprocesoru. Počítání je založeno na určení počtů impulsů 01, které jsou přivedeny z testovaného systému na pátou vstupní svorku 01. Počet kroků je pak zobrazován na obvodu zobrazení 13 kroků. Pro funkci předmětného zapojení je z testovaného systému dále využit průběh pro čtení a zápis, R/W, který je přiveden na čtvrtou vstupní svorku RW a dále na obvod 16 signalizace stavu čtení a zápisu.The Start trigger P1 is used to start the next run, which will be terminated at the newly selected address. To synchronize the wiring with the microprocessor system under test, the SYNC waveform from the test system is applied to the second input terminal S, both used in the blocking pulse generator 2 and the 12-step counter, which allows the computer to operate in the microprocessor operating cycle. The counting is based on determining the number of pulses 01 that are fed from the test system to the fifth input terminal 01. The number of steps is then displayed on the display circuit of 13 steps. The read / write waveform, R / W, which is applied to the fourth input terminal RW and the read / write status signaling circuit 16, is further utilized from the system under test for the function of the present circuit.

Na třetí vstupní svorku íj je přiveden průběh HOLD z testovaného systému, který určuje stav připojení sběrnice. Obvod 17 signalizace stavu odpojení sběrnice potom tento stav určuje. Popisované zařízení je realizováno na jedné desce tištěného spoje.The third input terminal ij is fed the HOLD waveform from the system under test, which determines the bus connection status. The bus disconnection signaling circuit 17 then determines this state. The described device is realized on one printed circuit board.

Zapojení podle vynálezu je možno využít pro diagnostiku mikroprocesorových systémů, a to pro konstrukci jednoduchých testerů pro uživatele i pro výrobu. Taková zařízení jsou v tuzemsku velmi žádaná a přitom jsou nedostupná. Zapojení může velmi dobře sloužit při opravách velmi rozšířených osobních mikropočítačů.The circuitry according to the invention can be used to diagnose microprocessor systems, both for the construction of simple testers for the user and for production. Such devices are in high demand in the Czech Republic and are unavailable at the same time. The wiring can be very useful for repairing very widespread personal microcomputers.

Claims

Microprocessor system testing circuit consisting of electronic digital circuits composed of groups of active and passive elements connected to the microprocessor address and data bus and to the inputs and outputs of the microprocessor control and information terminals, characterized in that the microprocessor data bus / 1 / is the input bus (3a) of the decoder (3) is connected, the output bus (3b) of the decoder (3) is connected to the input bus (5a) of the data display, and the address bus (2) of the microprocessor is connected to the first input bus (7a) of the comparator (7), the second input bus (7b) of the comparator (7) being connected to the second output bus (4b) of the address preset block and the output (7c) of the comparator (7) is connected to the first input (9a) of the blocking pulse generator (9) whose second input (9b) is connected to the output p (10a) of the decision circuit (10), wherein the third input (9c) of the blocking generator (9) is connected to the output (11c) of the trigger circuit (11), the fourth input (9f) of the blocking generator (9) is connected to the second an input (12b) of a counter (12) whose first input (12a) is connected to a first output (9d) of a blocking pulse generator (9) having its second output (9e) connected to an input (15a) of the circuit (15) signaling the stop state and further to the first input (14a) of the summation circuit (14) whose output (14c) is connected to the output terminal (R1) and whose second input (14b) is connected to the first input terminal (R2) while the second input terminal (5) is connected to the second input (12b) of the counter (12), whose output bus (12c) is connected to the input bus (13a) of the display (13), the third input terminal (H) is connected to the input / 17a / circuit / 17 / signaling the bus disconnection status, in this case no the bore input terminal (RW) is connected to the input (16a) of the circuit (16) of the read / write status signaling, while the first output bus (4a) of the presets (4) is connected to the input bus (6a) of the decoder the output bus (6b) is connected to the input bus (8a) of the display (8), wherein the first input (11a) of the trigger circuit (11) is connected to the first terminal (Pia) of the trigger switch (P1) and the second input (11b) connected to the second terminal (Plb) of the switch (Pl) of the trigger, the third terminal (Plc) of the switch (Pl) of the trigger is connected r, · the first terminal (U1) of the constant voltage level, connected to the first stop selection switch (P2a), the second stop selection terminal (P2b) of which is connected to the second input (10c) of the decision circuit (10), the third stop selection switch (P2c) of the P2 selection switch is connected to the second terminal / 02 / constant voltage the third terminal (03) of the constant voltage level is connected to the third output switch (P3c) of the operation selection switch, whose first output (P3a) is connected to the first input (18a) of the operation selection circuit and whose second output (P3b) is connected to the second operation mode input (18), while the operation mode output (18c) is connected to the fifth input (9g) of the blocking pulse generator (9), while the fifth wiring input (01) is connected to a third input (12d) of the step counters (12).