CS253546B1

CS253546B1 - Method of line segment display on cathode-ray tube and connection for realization of this method

Info

Publication number: CS253546B1
Application number: CS859860A
Authority: CS
Inventors: Jaroslav Bures
Original assignee: Jaroslav Bures
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1987-11-12
Also published as: CS986085A1

Abstract

Cílem řešení Je Jednoduchý a rychlý způsob zobrazování úsečky na obrazovce, Jako? i Jednoduché zaoojení k provádění tohoto způsobu, případně zjednodušení prooramových prostředků k realizací tohoto způsobu. Uvedeného cíle se dosáhne v pravoúhlém bodovém rastru obrazovky s elektromaonetickým nebo elektrostatickým vychylováním a Jasovou modulací elektronového paprsku, postupným zobrazováním bodů, na nichž nebo v jejich blízkosti úsečka leží, od nultého do cílového bodu úsečky, kde z nultého bodu vybíhají čtyři základní řady bodů, tvořící současně osy x, y pravoúhlého souřadnicového systému a počet zobrazovaných bodů úsečky Je dán větší nebo stejnou absolutní hodnotou souřadnic cílového bodu úsečky, z nichž se zjistí kvadrant souřadnicového systému, v němž cílový bod zobrazované úsečky leží. Zapojení k provádění, tohoto způsobu obsahuje multlplexor, sčítačku, střédač a logické obvody. Řešení lze použít u všech zařízení na zpracování informací s grafikouThe goal of the solution is a simple and fast way displaying a line on the screen, Like? i Simple to implement this way, or simplify prooram means to implement this method. This object is achieved in rectangular spot grid screen with electromagnetic or electrostatic deflection and Jaso electron modulation beam, progressively displaying points, on or near them the line segment lies from zero to the target point lines, where four are from zero point the basic series of points forming simultaneously the x, y axis of the rectangular coordinate system and the number of line points displayed It is given by greater or equal absolute value the coordinates of the target point of the line, z coordinate quadrant system in which the target point is displayed the lines lie. Involvement to implement this method includes a multlplexer, adder, inverter and logic circuits. The solution can be used for all information processing equipment with graphics

Description

Vynález se týká způsobu zobrazování úsečky na obrazovce a zapojení k provádění tohoto způsobu.The present invention relates to a method for displaying a line segment on a screen and for engaging the method.

Zobrazování úsečky na obrazovce se děje pomocí pravoúhlého bodového rastru a jasovou modulací elektronového paprsku, a sice od nultého bodu postupným zobrazováním bodů, na nichž nebo v blízkosti nichž úsečka leží, do cílového bodu. Leží-li úsečka v blízkosti bodů rastru, je třeba vybírat ty nejbližší, aby dojem úsečky byl co nejlepší.The line segment is displayed on the screen using a rectangular dot pattern and electron beam luminance modulation, starting from the zero point by sequentially displaying points at or near the line to the target point. If the line is close to the grid points, you must select the closest to get the best impression of the line.

Dosud známý způsob zobrazování úsečky je poměrně složitý, neboť kromě řady operací prováděných nutně před jejím zobrazováním, vyžaduje výpočet tangenty úhlu, který svírá znázorňovaná úsečka s osou x nebo y a před znázorněním každého bodu úsečky je nutné lokalizovat dva sousední body rastru, mezi nimiž úsečka probíhá a z jejich vzájemné vzdálenosti vypočítat, který z nich je bližší úsečce a rozhodnout, který z těchto dvou bodů bude zobrazen. Nevýhodou tohoto způsobu je jeho složitost, vyžadující velmi rychlé a složité prostředky pro jeho realizaci a přesto velká časová náročnost, jež v mnohých případech brzdí rychlost činnosti celého zařízení na zpracování informací.The known way of displaying a line segment is quite complex because, in addition to a series of operations necessarily before it is displayed, the tangent calculation requires the angle between the represented line with the x or y axis and two adjacent grid points between which the line runs calculate which distance is closest to the line and decide which of the two points will be displayed. The disadvantage of this method is its complexity, requiring very fast and complicated means for its implementation and yet a great time, which in many cases hampers the speed of operation of the entire information processing device.

Uvedené nevýhody odstraňuje způsob zobrazování úsečky na obrazovce a zapojení k provádění tohoto způsobu podle vynálezu. Podstatou způsobu podle vynálezu je, že mezi dvěma základními řadami bodů, vymezujícími zjištěný kvadrant, se stanoví další základní řada bodů, vybíhající z nultého bodu a svírající s těmito dvěma základními řadami bodů úhel 45°, mezi dvěma sousedními z těchto tří základních řad bodů se stanoví pomocná řada bodů, jež vybíhá z nultého bodu a protíná střed vzdálenosti mezi prvními body těchto dvou sousedních základních řad bodů, z těchto dvou sousedních základních řad bodů se určí jako hlavní ta, na níž nebo nejdále od ní na pomocné řadě bodů leží cílový bod úsečky a jako vedlejší druhá z těchto dvou sousedních základních řad bodů, poThese disadvantages are overcome by the method of displaying a line segment on the screen and of the wiring for carrying out the method according to the invention. The essence of the method according to the invention is that between the two basic series of points defining the detected quadrant, a further basic series of points extending from the zero point and forming an angle of 45 ° with the two basic series of points is established. defines an auxiliary point series that extends from the zero point and intersects the center of the distance between the first points of the two adjacent baseline points, of which the two adjacent baseline points are determined to be the main point at or farthest from it lines and as a secondary second of these two adjacent base rows of points, after

253 546 stanovení konstanty hlavního směru a konstanty vedlejšího směru, kde konstanta hlavního směru tvoří minimální ze dvou hodnot, opatřenou záporným znaménkem a konstanta vedlejšího směru maximální z obou hodnot, opatřenou kladný^znaménkem, přičemž první hodnota se rovné menší nebo stejňéYhodnotě souřadnice cílového bodu úsečky a druhá hodnota vznikne odečtením menší nebo stejné absolutní hodnoty souřadnice od větší nebo stejné absolutní hodnoty souřadnice, se při nulové, hodnotě směrovací proměnné zobrazí první bod úsečky v hlavním směru, po zobrazení tohoto a každého dalšího bodu úsečky se k hodnotě směrovací proměnné přičte konstanta hlavního směru, leží-li předchozí zobrazený bod úsečky v hlavním směru, to je ve směru totožném nebo rovnoběžném s hlavní řadou bodů a konstanta vedlejšího směru, leží-li předchozí zobrazený bod úsečky ve vedlejším směru, to je ve směru rovnoběžném s vedlejší řadou bodů, před zobrazením každého dalšího bodu úsečky se po zjištění, že hodnota směrovací proměnné je nulová nebo větší než nula, zobrazí další bod úsečky v hlavním směru a je-li menší než nula, ve vedlejším směru. Podstatou zapojeni podle vynálezu je, že skupina prvních vstupů prvního až posledního bitu multiplexoru tvoří současně první skupinu vstupů zapojení, skupina druhých vstupů prvního až posledního bitu multiplexoru tvoří současně druhou skupinu vstupů zapojení, skupina výstupů prvního^ až posledního bitu multiplexoru je připojena na skupinu prvních vstupů prvního až posledního bitu sčítačky, jejíž skupina výstupů prvního až posledního bitu je připojena na skupinu vstupů prvního až posledního bitu střédače, skupina výstupů prvního až posledního bitu střádače je připojena na skupinu druhých vstupů prvního až posledního bitu sčítačky, přičemž výstup posledního bitu střédače je déle připojen na řídicí vstup multiplexoru, na první vstup prvního dvouvstupového obvodu typu logického součinu a na vstup prvního invertoru, výstup prvního invertoru je připojen na první vstup druhého dvouvstupového obvodu typu logického součinu, jehož výstup tvoří současně první řídicí výstup zapojení, nulovací vstup střádače tvoří současně nulovací vstup zapojení, druhý vetup prvního dvouvstupového obvodu typu logického součinu je připojen na druhý vstup druhého dvouvstupového obvodu typu logického součinu a na vstup druhého invertoru a tvoří současně hodinový vstup zapojení a současně čítači výstup zapojení, výstup prvního dvouvstupového obvodu typu logického součinu tvoří současně druhý řídicí výstup zapojení, výstup druhého invertoru je připojen na hodinový vstup střédače.253,546, determining a principal direction and a minor direction constant, wherein the major direction constant is the minimum of two negative-valued values and the minor direction constant is the maximum of both positive-valued values, the first value equal to or less than the coordinate target point and the second value is obtained by subtracting the smaller or the same absolute value of the coordinate from the larger or the same absolute value of the coordinate, the zero point of the routing variable displays the first point of the line in the main direction. direction, if the previously represented point of the line is in the main direction, that is, in a direction identical to or parallel to the main series of points, and the secondary direction constant, if the previously displayed point of the line is in the minor direction, that is parallel to the minor row of points, before the display of each additional point of the line, the next line point in the main direction and, if less than zero, in the minor direction is determined after the routing variable value is zero or greater than zero. The principle of the connection according to the invention is that the group of first inputs of the first to last bits of the multiplexer simultaneously form the first group of input inputs, the group of second inputs of the first to last bits of the multiplexer simultaneously constitute the second group of input inputs. inputs of the first to last bit of the adder whose output group of the first to last bit is connected to the input group of the first to last bit of the inverter, the output group of the first to last bit of the accumulator is connected to the second input group of the first to last bit of the adder longer connected to the multiplexer control input, to the first input of the first two-input logic product circuit and to the input of the first inverter, the output of the first inverter to the first input of the second two-input circuit type of logic product, whose output is simultaneously the first control output of the wiring, the reset input of the accumulator is simultaneously the reset input of the wiring, the second input of the first two-input circuit of the logical product is connected to the second input the wiring input and the wiring counter output, the output of the first two-input logic product circuit, simultaneously form the second wiring control output, the output of the second inverter being connected to the clock input of the inverter.

253 546253 546

Výhodou způsobu zobrazování úsečky na obrazovce podle vynálezu je jeho jednoduchost a podstatné zrychlení zobrazování úsečky, neboť se při něm používá póze dvou konstant, které jsou odvozeny ze souřadnic cílového bodu zobrazované úsečky pouhým výběrem menších hodnot a vzájemným odečtením, přičemž tyto konstanty platí pro zobrazování všech bodů úsečky a během jejich zobrazování se provádí minimum jednoduchých operací. Současně s tím se dosáhne zjednodušení zapojení i programových prostředků, neboť způsob zobrazování úsečky na obrazovce lze realizovat i programově.The advantage of the method of displaying a line segment on the screen according to the invention is its simplicity and a substantial acceleration of the line segment displaying, since it uses a pose of two constants which are derived from the coordinates of the point of the line segment by merely selecting smaller values and subtracting them. points of the line and during their display minimal simple operations are performed. Simultaneously, the connection of the software is simplified, as the way of displaying the line segment on the screen can be realized also programmatically.

Příklad zapojení k provádění způsobu podle vynálezu je znázorněn na připojených výkresech,na nichž obr. 1 představuje blokové schéma zapojení a obr. 2 část bodového rastru ve zvětšeném měřítku. píp oir. y yprvní vstup 101 prvního bitu multiplexoru 100 pro signál K2/0 tvoří současně první vstup 801 zapojení pro připojení na neznázorněnou řídicí jednotku. Druhý vstup 102 prvního bitu multiplexoru 100 pro signál Kl/0 tvoří současně druhý vstup 802 zapojeni pro připojení na řídicí jednotku. První vstup 103 druhého bitu multiplexoru 100 pro signál K2/1 tvoři současně třetí vstup 803 zapojení pro připojení na řídicí jednotku. Druhý vstup 104 druhého bitu multiplexoru 100 pro signál Kl/1 tvoří současně čtvrtý vstup 804 zapojení pro připojení na řídicí jednotku. První vstup 105 třetího bitu multiplexoru 100 pro signál K2/2 tvoří současně pátý vstup 805 zapojení pro připojení na řídicí jednotku. Druhý vstup 106 třetího bitu multiplexoru 100 pro signál Kl/2 tvoří současně šestý vstup 806 zapojení pro připojení na řídicí jednotku. První vstup 107 čtvrtého bitu multiplexoru 100 pro signál K2/3 tvoří současně sedmý vstup 807 zapojení pro připojení na řídicí jednotku. Druhý vstup 108 čtvrtého bitu multiplexoru 100 pro signál Kl/3 tvoří současně osmý vstup 808 zapojení pro připojení na řídicí jednotku. První vstup 109 pátého bitu multiplexoru 100 pro signál K2/4 tvoří současně děvótý vstup 809 zapojení pro připojení na řídicí jednotku. Druhý vstup 110 pátého bitu multiplexoru 100 pro signál Kl/4 tvoří současně desátý vstup 810 zapojení pro připojení na řídicí jednotku. První vstup 111 šestého bitu multiplexoru 100 pro signál K2/5 tvoří současně jedenáctý vstup 811 zapojení pro připojení na řídicí jednotku. Druhý vstup 112 šestého bitu multiplexoru 100 pro signál Kl/5 tvoří současně dvanáctý vstup 812 zapojení pro připojení na řídicí jednotku.An example of a wiring for carrying out the method according to the invention is shown in the accompanying drawings, in which Fig. 1 represents a block diagram of the wiring and Fig. 2 shows a part of the dot grid on an enlarged scale. beep oir. The first input 101 of the first bit of the multiplexer 100 for the K2 / 0 signal simultaneously forms the first wiring input 801 for connection to a control unit (not shown). The second input 102 of the first bit of the multiplexer 100 for the K1 / 0 signal simultaneously forms the second input 802 connected to the controller. The first input 103 of the second bit of the multiplexer 100 for the K2 / 1 signal simultaneously forms the third wiring input 803 for connection to the control unit. The second input 104 of the second bit of the multiplexer 100 for the K1 / 1 signal simultaneously forms the fourth wiring input 804 for connection to the control unit. The first input 105 of the third bit of the multiplexer 100 for the K2 / 2 signal simultaneously forms the fifth wiring input 805 for connection to the control unit. The second input 106 of the third bit of the multiplexer 100 for the K1 / 2 signal simultaneously forms the sixth wiring input 806 for connection to the control unit. The first input 107 of the fourth bit of the multiplexer 100 for the K2 / 3 signal simultaneously forms the seventh input 807 of the wiring for connection to the control unit. The second input 108 of the fourth bit of the multiplexer 100 for the K1 / 3 signal simultaneously forms the eighth wiring input 808 for connection to the control unit. The first input 109 of the fifth bit of the multiplexer 100 for the K2 / 4 signal simultaneously constitutes the three-wire input 809 for connection to the control unit. The second fifth bit input 110 of the multiplexer 100 for the K1 / 4 signal simultaneously forms the tenth input 810 for connection to the control unit. The first input 111 of the sixth bit of the multiplexer 100 for the K2 / 5 signal simultaneously forms the eleventh wiring input 811 for connection to the control unit. The second input 112 of the sixth bit of the multiplexer 100 for the K1 / 5 signal simultaneously constitutes the twelfth wiring input 812 for connection to the control unit.

První vstup 113 sedmého bitu multiplexoru 100 pro signál K2/6First input 113 of the seventh bit multiplexer 100 for the K2 / 6 signal

253 546 tvoří současně třináctý vstup 813 zapojení pro připojení na řídicí jednotku. Druhý vstup 114 sedmého bitu multiplexoru 100 pro signál Kl/6 tvoří současně čtrnáctý vstup 814 zapojení pro připojení na řídicí jednotku. První vstup 115 osmého bitu multiplexoru 100 pro signál K2/7 tvoří současně patnáctý vstup 815 zapojení pro připojení na řídicí jednotku. Druhý vstup 116 osmého bitu multiplexoru 100 pro signál Kl/7 tvoří současně šestnáctý vstup 816 zapojení pro připojení na řídicí jednotku. První vstup 117 devátého bitu multiplexoru 100 pro signál K2/8 tvoří současně sedmnáctý vstup 817 zapojení pro připojení na řídicí jednotku. Druhý vstup 118 devátého bitu multiplexoru 100 pro signál Kl/8 tvoří současně osmnáctý vstup 818 zapojení pro připojení na řídicí jednotku. První vstup 119 desátého bitu multiplexoru 100 pro signál K2/9 tvoří současně devatenáctý 'vstup 819 zapojení pro připojení na řídicí jednotku. Druhý vstup 120 desátého bitu multiplexoru 100 pro signál Kl/9 tvoří současně dvacátý vstup 820 zapojení pro připojení na řídicí jednotku. Výstup 0101 prvního bitu multiplexoru 100 je připojen na první vstup 201 prvního bitu sčítačky 200, jejíž výstup 0201 prvního bitu je připojen na vstup 301 prvního bitu střédače 300. Výstup 0102 druhého bitu múltiplexoru 100 je připojen na první vstup 203 druhého bitu sčítačky 200, jejíž výstup 0202 druhého bitu je připojen na vstup 302 druhého bitu střádače 300. Výstup 0103 třetího bitu multiplexoru 100 je připojen na první vstup 205 třetího bitu sčítačky 200, jejíž výstup 0203 třetího bitu je připojen na vstupThe 253 546 also forms the thirteenth wiring input 813 for connection to the control unit. The second input 114 of the seventh bit multiplexer 100 for the K1 / 6 signal simultaneously forms the fourteenth wiring input 814 for connection to the control unit. The first input 115 of the eighth bit of the multiplexer 100 for the K2 / 7 signal simultaneously forms the fifteenth input 815 of the wiring for connection to the control unit. The second input 116 of the eighth bit of the multiplexer 100 for the K1 / 7 signal simultaneously forms the 16th wiring input 816 for connection to the control unit. The first input 117 of the ninth bit of the multiplexer 100 for the K2 / 8 signal simultaneously forms the 17th wiring input 817 for connection to the control unit. The second input 118 of the ninth bit of the multiplexer 100 for the K1 / 8 signal simultaneously forms the eighteenth wiring input 818 for connection to the control unit. The first tenth bit input 119 of the multiplexer 100 for the K2 / 9 signal simultaneously forms the nineteenth wiring input 819 for connection to the control unit. The second tenth bit input 120 of the multiplexer 100 for the K1 / 9 signal simultaneously constitutes the twenty wiring input 820 for connection to the control unit. The output 0101 of the first bit of the multiplexer 100 is connected to the first input 201 of the first bit of the adder 200, whose output 0201 of the first bit is connected to the input 301 of the first bit of the inverter 300. the second bit output 0202 is connected to the second bit input 302 of the accumulator 300. The third bit output 0103 of the multiplexer 100 is connected to the first third bit input 205 of the adder 200, whose third bit output 0203 is connected to the input

303 třetího bitu střádače 300. Výstup 0104 čtvrtého bitu multiplexoru 100 je připojen na první vstup 207 čtvrtého bitu sčítačky 200, jejíž výstup 0204 čtvrtého bitu je připojen na vstupThe output 0104 of the fourth bit of the multiplexer 100 is connected to the first input 207 of the fourth bit of the adder 200, whose output 0204 of the fourth bit is connected to the input

304 čtvrtého bitu střédače 300. Výstup 0105 pátého bitu multiplexoru 100 je připojen na první vstup 209 pátého bitu sčítačky 200. jejíž výstup 0205 pátého bitu je připojen na vstup 305 pátého bitu střádače 300. Výstup 0106 šestého bitu multiplexoru 100 je připojen na první vstup 211 šestého bitu sčítačky 200, jejíž výstup. 0206 šestého bitu je připojen na vstup 306 prvního bitu střádače 300. Výstup 0107 sedmého bitu multiplexoru 100 je připojen na první vstup 213 ěedmého bitu sčítačky 200, jejíž výstup 0207 sedmého bitu je připojen na vstup 307 sedmého bitu střádače 300. Výstup 0108 osmého bitu multiplexoru 100 je připojen na první vstup 215 osmého bitu sčítačky 200, jejíž výstup 0208 osmého bitu je připojen na vstup 308 osmého bitu střádače 300« Výstup 0109 devátého bitu multiplexoru 100 je připojen na první vstup304 of the fourth bit of the inverter 300. The output of the fifth bit of the multiplexer 100 is connected to the first input 209 of the fifth bit of the adder 200. The output of the fifth bit 0205 is connected to the input 305 of the fifth bit of the accumulator 300. the sixth bit of the adder 200 whose output. The sixth bit 0206 is connected to input 306 of the first accumulator bit 300. The seventh bit output of multiplexer 100 is connected to the first input 213 of the seventh bit of the adder 200, whose seventh bit output 0207 is connected to the input 307 of the seventh bit of the accumulator 300. 100 is connected to the first input 215 of the eighth bit of the adder 200, whose output 0208 of the eighth bit is connected to the input 308 of the eighth bit of the storage 300. The output 0109 of the ninth bit of the multiplexer 100 is connected to the first input.

253 546253 546

217 devátého bitu Sčítačky 200, jejíž výstup 0209 devátého bitu je připojen na vstup 309 devátého bitu střádače 300« Výstup 0110 desátého bitu multiplexoru 100 je připojen na první vstup 219 sčítačky 200. jejíž výstup 0210 desátého bitu je připojen na vstup 310 desátého bitu střádače 300» Výstup 0301 prvního bitu střádače 300 pro signál ACO je připojen na druhý vstup 202 prvního bitu sčítačky 200. Výstup 0302 druhého bitu střádače 300 pro signál AC1 je připojen na druhý vstup 204 druhého bitu sčítačky 200. Výstup 0303 třetího bitu střádače 300 pro signál AG2 je připojen na druhý vstup 206 třetího bitu sčítačky 200. Výstup 0304 čtvrtého bitu střádače 300 pro signál AC3 je připojen na druhý vstup 208 čtvrtého bitu sčítačky 200. Výstup 0305 střádače 300 pátého bitu pro signál AC4 je připojen na druhý vstup 210 pátého bitu sčítačky 200. Výstup 0306 šestého bitu střádače 300 je připojen na druhý vstup 212 šestého bitu sčítačky 200. Výstup 0307 sedmého bitu střádače 300 pro signál AC6 je připojen na druhý vstup 214 sedmého bitu sčítačky 200. Výstup 0308 osmého bitu střádače 300 pro signál AC7 je připojen na druhý vstup 216 osmého bitu sčítačky 200. Výstup 0309 devátého bitu střádače 300 pro signál AC8 je připojen na druhý vstup 218 devátého bitu sčítačky 200. Výstup 0310 desátého bitu střádače 300 pro signál AC9 je připojen na druhý vstup 220 desátého bitu sčítiděky 200. na řídicí vstup 121 multiplexoru 100. na první vstup prvního dvouvstupového obvodu 400 typu logického součinu a na vstup prvního invertoru 500» Výstup prvního invertoru 500 je připojen na první vstup druhého dvouvstupového obvodu 600 typu logického součinu, jehož výstup pro signál SI tvoří současně první řídicí výstup 0801 zapojení pro připojení na neznázorněnou paměť. Nulovací vstup 311 střádače 300 pro signál ACNUL tvoří současně nulovací vstup 821 zapojení pro připojení na řídicí jednotku. Druhý vstup prvního dvouvstupového obvodu 400 typu logického součinu je připojen na druhý vstup druhého dvouvstupového obvodu 600 typu logického součinu a na vstup druhého invertoru 700 a tvoří současně hodinový vstup 822 zapojení pro signál CLK pro připojení na neznázorněný časový zdroj a současně Čítači výstqp 0803 zapojení prp signál P-l pro připojení na neznázorněný čítač bitů řídicí jednotky. Výstup prvního dvouvstupového obvodu 400 typu logického součinu pro signál S2 tvoří současně druhý řídicí výstup 0802 zapojení pro připojení na neznázorněnou paměť. Výstup druhého invertoru 700 pro signál HOD je připojen na hodinový vstup 312 střádače 300. Je zřejmé, že zapojeni bude pracovat i při jiném počtu bitů.217 of the ninth bit of the Adder 200, whose output 0209 of the ninth bit is connected to the input 309 of the ninth bit of the accumulator 300. The output 0110 of the tenth bit of the multiplexer 100 is connected to the first input 219 of the adder 200. The output 0301 of the first ACO signal accumulator 300 is connected to the second input 202 of the first adder 200 bit. The output 0302 of the AC1 signal second accumulator bit 300 is connected to the second input of the second adder 200 second bit. it is connected to the second input 206 of the third bit of the adder 200. The output 0304 of the fourth bit of the accumulator 300 for the AC3 signal is connected to the second input 208 of the fourth bit of the adder 200. The output 0306 of the sixth bit of the accumulator 300 is app The output 0307 of the 7th bit of the accumulator 200 for AC6 signal is connected to the second input 214 of the 7th bit of the adder 200. The output 0308 of the 8th bit of the accumulator 300 for the AC7 signal is connected to the second input 216 of the 8th bit of the adder 200. The ninth bit output 0309 of the AC8 signal accumulator 300 is connected to the second input 218 of the ninth bit of the adder 200. The tenth bit of the AC9 signal accumulator 300's output 0310 is connected to the second input 220 of the adder 200. to the control input 121 of the multiplexer 100. The output of the first inverter 500 is connected to the first input of the second two-input logical product type 600, the output of which is simultaneously the first control output 0801 of the circuitry for connection to a memory (not shown). The ACNUL signal reset input 311 of the ACNUL signal 300 is also a reset input 821 for connection to the control unit. The second input of the first two-input logical product type 400 is connected to the second input of the second two-input logical product type 600 and to the input of the second inverter 700 and simultaneously form the clock input 822 for the CLK signal for connection to a time source not shown. a P1 signal for connection to a control unit bit counter (not shown). The output of the first two-input logic product type 400 for signal S2 simultaneously forms the second wiring control output 0802 for connection to a memory (not shown). The output of the second inverter 700 for the HOD signal is connected to the clock input 312 of the accumulator 300. It will be appreciated that the wiring will operate at a different number of bits.

253 546253 546

Před zobrazením úsečky m (obr. 2) je dán její nultý bod O a souřadnice x = 5, y = 2 jejího cílového bodu C. Tyto údaje se přivedou do řídicí jednotky, která z nich stanovíBefore the line segment m (Fig. 2) is displayed, its zero point O and the coordinates x = 5, y = 2 of its target point C are given. These data are fed to the control unit which determines them

1. polohu nultého bodu 0 v pravoúhlém bodovém rastru R, z něhož automaticky vybíhají čtyři základní řady a, b, c, d bodů, tvořící současně osy x a y pravoúhlého souřadnicového systému.,1. the position of the zero point 0 in a rectangular point grid R, from which the four basic series of a, b, c, d points automatically form simultaneously forming the x and y axes of the orthogonal coordinate system.

2. kvadrant souřadnicového systému, v němž leží cílový bod C úséčky m. Protože hodnoty obou souřadnic x, y jsou kladné, bude cílový bod C úsečky m ležet v prvním kvadrantu.2nd quadrant of the coordinate system in which the target point C of the line m lies. Because the values of both x, y coordinates are positive, the target point C of the line m will lie in the first quadrant.

3. další základní řadu e bodů, ležící mezi oběma základními řadami a, b bodů, vycházející z nultého bodu 0 a svírající s oběma základními řadami a, b bodů úhel 45°·3. another base row of e points lying between the two base rows a, b points, starting at zero point 0 and forming an angle of 45 ° with the two base rows a, b points ·

4. mezi dvěma sousedními z těchto tří základních řad a, b, e bodů, to je mezi základními řadami a, e bodů, pomocnou řadu f bodů, jež vybíhá z nultého bodu 0 a protíná střed vzdálenosti mezi prvními body D, E těchto dvou sousedních základních řad a, e bodů.4. between two adjacent of the three basic series a, b, e points, that is, between the basic series a, e points, an auxiliary series f points that extends from zero point 0 and intersects the center distance between the first points D, E adjacent basic series a, e points.

5. z těchto dvou základních řad a, e* bodů hlavní a vedlejší řadu bodů, a sice jako hlavní řadu bodů tu, na níž nebo nejdále od ní na pomocné řadě f bodů leží dílový bod C úsečky m a jako vedlejší řadu bodů druhou z obou základních řad a, e bodů. Pokud cílový bod C leží na pomocné řadě f, lze za hlavní řadu bodů stanovit kteroukoliv z obou sousedních základních řad a, e bodů. V tomto případě je hlavní řadou bodů základní řada a bodů a vedlejší řadou bodů základní řada e^.bodů.5. of these two basic series a, e * points the main and minor series of points, namely as the main series of points the one on which or farthest from it on the auxiliary series f points lies the segment point C of the line m basic series a, e points. If the target point C lies on the auxiliary series f, then either of the two adjacent basic series a, e points can be determined as the main series of points. In this case, the main series of points is the base series and points, and the minor series of points is the base series of points.

6. konstantu K1 hlavního směru a konstantu K2 vedlejšího směru z daných souřadnic cílového bodu C. Konstantu K1 hlavního směru tvoří minimální ze dvou hodnot A, B, opatřéná záporným znaménkem a konstantu K2 vedlejšího směru maximální z obou hodnot A, B, opatřená kladným znaménkem, přičemž hodnota A se rovná menši nebo stejné absolutní hodnotě s^-ouřadnice cílového bodu C úsečky m a hodnota B vznikne odečtením menší nebo stejné absolutní hodnoty souřadnice od větší nebo stejné absolutní hodnoty souřadnice. V konkrétním případě činí hodnota A = |2| a hodnota B = {3| . Z toho konstanta K1 - -2 a konstanta K2 = +3.6. the main direction constant K1 and the secondary direction constant K2 from the given coordinates of the target point C. The main direction constant K1 consists of the minimum of two A, B values with a negative sign and the secondary direction K2 the maximum of both A, B values with a positive sign , wherein the value of A is less than or equal to the absolute value s of the coordinate of the target point C of the line segment and the value of B is obtained by subtracting a smaller or equal absolute value of the coordinate from a larger or equal absolute value of the coordinate. In the specific case, the value of A = | 2 | and the value of B = {3 | . Of which constant K1 - -2 and constant K2 = +3.

7. počet zobrazovaných bodů úsečky m, daný větší nebo stejnou absolutní hodnotou souřadnic cílového bodu C úsečky m, tedy 5·7. number of displayed points of line m, given by greater or equal absolute value of coordinates of the end point C of line m, ie 5 ·

Hodnoty konstanty K1 hlavního směru a konstanty K2 vedlejšího směru se uloží do dvou stejnojmenných vnitřních registrů v řídicí jednotce, přičemž výstupy těchto registrů jsou zapojeny na vstupy 101 až 120 multiplexoru 100. Počet’zobrazovaných bodů úsečky m se uloží do stejnojmenného vnitřního čítače řídicí jed253 546 notky, na jehož vstup je přiváděn signál P-l (obr. 1). Před zahájením zobrazování úsečky m, to je před zobrazením prvního bodu úsečky se střádač vynuluje signálem ACNUL. Obsah čítače činí 5, je tedy nenulový a řídicí jednotka vyšle signál CLK. Obsah střádače 300 je nulový. Nejvyšší bit střádače 300. to je signál AC9 se rovná logické nule. Signál CLK projde dvouvstupovým obvodem 600 typu logického součinu na výstup 0801 a signál SI způsobí v paměti bodů rastru a na obrazovce zobrazení prvního bodu úsečky m, ležícího na hlavní řadě bodů, to je v hlavním směru a jehož souřadnice x = 1, y = 0. Po skončení signálu CLK se jeho zadní hranou k obsahu střádače 300 pomocí signálu HOD přičte konstanta K1 hlavního směru, nebol první bod úsečky m byl zobrazen v hlavním směru, takže obsah střádače 300 činí -2. Současně s tím se zadní hranou signálu CLK odečte jednička od obsahu čítače pomocí signálu P-l, jeho obsah činí 4. Obsah čítače je tedy nenulový. Řídicí jednotka vyšle další signál CLK. Obsah střádače 300 je -2, tedy záporný, což znamená, že příští zobrazovaný bod úsečky m leží ve vedlejším směru, to je ve směru rovnoběžném s vedlejší řadou bodů. Nejvyšší bit střádače 300. to je AC9 se rovná logické jedničce. Signál CLK projde dvouvstupovým obvodem 400 typu logického součinu na výstup 0802 a signál S2 způsobí zobrazení druhého bodu úsečky m, ležícího ve vedlejším směru a jehož souřadnice x = 2, y = 1. Po skončení signálu CLK se jeho zadní hranou k obsahu střádače 300 pomocí signálu HOD přičte konstanta K2 vedlejšího směru, nebol druhý bod úsečky byl zobrazen ve vedlejším směru, takže obsah střádače 300 činí +1. Současně s tím se zadní hranou signálu CLK odečte jednička od obsahu čítače pomocí signálu P-l, jeho obsah činí 3. Obsah čítače je nenulový., zobrazování úseč ky tedy pokračuje. Řídicí jednotka vyšle další signál CLK. Obsah střádače 300 je +1, tedy větší než nula, což znamená, že další, to je třetí zobrazovaný bod úsečky m leží v hlavním směru, to je ve směru rovnoběžném s hlavní řadou bodů. Nejvyšší bit střádače 300. to je signál AC9 se rovná logické nule. Signál CLK projde dvouvstupovým obvodem 600 typu logického součinu na výstup 0801 a signál SI způsobí zobrazení třetího bodu úsečky m, ležícího v hlavním směru a jehož souřadnice x = 3, y = 1. Po skončení signálu CLK se jeho zadní hranou k obsahu střádače 300 pomocí signálu HOD přičte konstanta K1 hlavního směru, nebol třetí bod úsečky m byl zobrazen v hlavním směru. Obsah střádače 300 činí tedy -1. Současně s tím se zadní hranou signálu CLK odečte jednička od obsahu čítače pomocí signálu P-l a jeho obsah tedy činí 2.Obsah čí8The values of the main direction constant K1 and the secondary direction constant K2 are stored in two internal registers of the same name in the control unit, the outputs of these registers being connected to inputs 101 to 120 of the multiplexer 100. Note that the P1 signal is input (Fig. 1). Before the display of the line m, that is, before the display of the first point of the line, the accumulator is reset by the ACNUL signal. The counter content is 5, so it is non-zero and the control unit sends a CLK signal. The content of the accumulator 300 is zero. The highest bit of the accumulator 300. that is the AC9 signal equals logic zero. The CLK signal passes through a two-input logic product 600 to output 0801, and the SI signal causes a display of the first point of the segment m lying on the main row of points, i.e. in the main direction, with x = 1, y = 0 At the end of the CLK signal, its back edge is added to the content of the accumulator 300 by the HOD signal by adding a constant K1 of the main direction, since the first point of the line segment m has been displayed in the main direction, so the content of the accumulator 300 is -2. At the same time, the back edge of the CLK signal subtracts one from the counter content by means of the P-1 signal, its content being 4. Thus, the counter content is non-zero. The control unit sends another CLK signal. The content of the accumulator 300 is -2, i.e. negative, which means that the next displayed point of the line segment m lies in the minor direction, that is, in a direction parallel to the minor series of points. The highest bit of the accumulator 300. that is AC9 equals logic one. The CLK signal passes through the two-input logic product 400 to the 0802 output, and the S2 signal causes the second point of the segment m lying in the minor direction to be displayed and whose coordinates x = 2, y = 1. of the signal HOD adds the constant K2 of the minor direction, or the second point of the line segment is displayed in the minor direction, so that the content of the accumulator 300 is +1. At the same time, the back edge of the CLK signal subtracts one from the counter content by means of the P-1 signal, its content being 3. The counter content is non-zero. The control unit sends another CLK signal. The content of the accumulator 300 is +1, that is, greater than zero, which means that the next, that is, the third displayed point of the segment m lies in the main direction, that is, in a direction parallel to the main series of points. The highest bit of the accumulator 300. This is the AC9 signal equals logic zero. The CLK signal passes through the two-input logic product 600 circuit to output 0801 and the SI signal causes the third point of the segment m lying in the main direction to be displayed and having the coordinates x = 3, y = 1. The HOD signal adds the constant K1 of the main direction, since the third point of the line segment m has been displayed in the main direction. The content of the accumulator 300 is thus -1. At the same time, the back edge of the CLK signal subtracts one from the counter content by means of the P-1 signal, and so its content is 2.

2S3 546 tače je nenulový, zobrazování úsečky m pokračuje. Řídicí jednotka vyšle další signál CLK. Obsah střádače 300 činí -1, to je záporný, což znamená, že další, to je čtvrtý zobrazovaný bod úsečky m leží ve vedlejším směru. Nejvyšší bit střédače 300. to je signál AC9 se rovná logické jedničce. Signál CLK projde dvouvstupovým obvodem 400 typu logického součinu na výstup 08Q2 a signál S2 způsobí zobrazení čtvrtého bodu úsečky m, ležícího ve vedlejším směru, jehož souřadnice x = 4, y = 2. Po skončení signálu CLK se jeho zadní hranou k obsahu střédače 300 pomocí signálu HOD přičte konstanta K2 vedlejšího směru, neboť čtvrtý bod úsečky m byl zobrazen ve vedlejším směru. Obsah střádače 300 činí +2. Současně s tím se zadní hranou signálu CLK odečte jednička* od obsahu čítače pomocí signálu P-l. Jeho obsah tudíž činí 1, je tedy nenulový a zobrazování úsečky m pokračuje. Řídicí jednotka vyšle další signál CLK. Obsah střádače 300 činí +2, je větší než nula, což znamená, že· pátý zobrazovaný bod úsečky m leží v hlavním směru. Nejvyšší bit střádače 300. to je signál AC9 se rovná logické nule. Signál CLK projde dvouvstupovým obvodem 600 typu logického součinu na výstup 0801 a signál SI způsobí zobrazení pátého bodu úsečky m, ležícího v hlavním směru a jehož souřadnice x = 5, y = 2, což je cílový bod C úsečky m. Po skončeni signálu CLK se jeho zadní hraňou k obsahu střádače 300 pomocí signálu HOD přičte konstanta K1 hlavního směru, neboť pátý bod úsečky m byl zobrazen v hlavním směru, takže obsah střédače 300 činí 0. Současně s tím se zadní hranou signálu CLK odečte jednička od obsahu čítače pomocí signálu P-l a jeho obsah činí 0. To znamená, že byl znázorněn poslední, to je cílový bod C úsečky m. Obsah čítače je nulový a proces zobrazování úsečky m je ukončen. Konstanta K1 hlavního směru a konstanta vedlejšího směru zůstávají pro všechny zobrazované body úsečky m nezměněny. Mění se pouze hodnota směrovací proměnné, to je obsah střádače 300. jež udává, ve kterém směru leží následující zobrazovaný bod úsečky m.2S3 546 is nonzero, the display of line m continues. The control unit sends another CLK signal. The content of the accumulator 300 is -1, that is negative, which means that the next, that is, the fourth displayed point of the segment m lies in the minor direction. The highest bit of the inverter 300. This is the AC9 signal is equal to the logic one. The CLK signal passes through a two-input logic product 400 to output 08Q2, and S2 causes the fourth point of the segment m lying in the minor direction to be displayed, whose coordinates x = 4, y = 2. of the signal HOD adds the constant K2 of the minor direction, since the fourth point of the segment m was displayed in the minor direction. The content of the accumulator 300 is +2. At the same time, the back edge of the CLK signal subtracts 1 * from the counter content using the P-1 signal. Therefore, its content is 1, it is non-zero and the line segment m continues to be displayed. The control unit sends another CLK signal. The content of the accumulator 300 is +2, which is greater than zero, which means that the fifth displayed point of the segment m lies in the main direction. The highest bit of the accumulator 300. that is the AC9 signal equals logic zero. The CLK signal passes through the two-input logic product 600 to output 0801, and the SI signal causes the fifth point of the line m lying in the main direction to be displayed and whose coordinates x = 5, y = 2, the target point C of the line m. it adds a constant K1 of the main direction to the content of the accumulator 300 by means of the HOD signal, since the fifth point of the line segment m was displayed in the main direction so that the content of the inverter 300 is 0. At the same time. and its content is 0. This means that the last point, that is, the target point C of the line m has been represented. The counter content is zero and the process of displaying the line m is completed. The main direction constant K1 and the minor direction constant remain unchanged for all displayed points of the line segment m. Only the value of the routing variable, that is, the content of the accumulator 300, is changed, which indicates in which direction the next displayed point of the segment m lies.

Znázornění úsečky m lze analogicky realizovat programem na úrovni strojového kódu počítače nebo mikroprogramem na úrovni elementérních mikroinstrukcí použitého mikroprocesoru. Je samozřejmé, že tímto způsobem lze zobrazovat kružnice, elipsy i jiné křivky, případně písmena, neboť tyto se skládají z většího počtu úseček.The representation of the line m can be realized analogously by a program on the machine code level of the computer or by a microprogram on the level of elementary microinstructions of the used microprocessor. It is obvious that circles, ellipses and other curves or letters can be displayed in this way, since these consist of a number of lines.

Vynálezu lze použít u všech zařízení na zpracování informací s grafikou.The invention is applicable to all information processing devices with graphics.

Claims

1. A method of displaying a line segment on a screen with electromagnetic or electrostatic deflection and electron beam luminance modulation in a rectangular point grid by sequentially displaying points at or near the line segment from the zero point to the target point of the line where four base rows of points extend Forming at the same time the x, y axes of the orthogonal coordinate system and the number of displayed points of the line segment is given by the greater or equal absolute value of the coordinates of the point of the line segment from the quadrant of the coordinate system by the base rows (a, b) of the points defining the detected quadrant, another base row (e) of points extending from the zero point (0) and forming an angle of 45 ° between the two base rows (a, b) is adjacent of these three basic series of points (a, b, e), an auxiliary row (f) of points extending from the zero point (0) and intersecting the center of the distance between the first points (D, E) of the two adjacent basic ₄ rows (a, e) points is determined; these two adjacent baselines (a, e) 'shall be determined as the principal one at or farther from it on the auxiliary row of points lies the target point (C) of the line (m) and the secondary of the two adjacent baselines (a, e) points, after determining the main direction constant (K1) and the secondary direction constant (K2), wherein the main direction constant (K1) is the minimum of two values (A, B) provided with a negative sign and the minor direction constant (K2) both values (A, B) with a positive sign, the first value (A) being equal to or less than the absolute value of the coordinate of the target point (C) of the line segment (m) and the second value (B). greater or same absolute If the value of the coordinate value is zero, the first point of the line segment (m) in the main direction is displayed at the zero value of the routing variable, after this and each next point of the line segment (m) the point of the line segment (m) in the main direction, that is, in a direction identical to or parallel to the main series of points, and the side direction constant (K2) if the previously shown line point (m) lies in the side direction points, before each next point of the line segment (m) is displayed, after detecting that the value of the routing variable is zero or greater than zero, the next point of the line segment (m) is displayed in the main direction and, if less than zero, in the minor direction.

253 546

2. A wiring for carrying out the method according to claim 1, characterized in that the group of first inputs (101, 103 ... 119) of the first to last bits of the multiplexer (100) simultaneously form the first group of inputs (801, 803 ... 819) of wiring, group of second inputs (100). 102,104 ... 120) of the first to last bits of the multiplexer (100) simultaneously form the second group of input inputs (802,804 ... 820), the group of outputs (0101 to 0110) of the first to last bits of the multiplexer (100) are connected to the group of first inputs ( 201,203 ... 219) of the first to last bit of the adder (200), whose group of outputs (0201 to 0210) of the first to last bit is connected to the input group (301 to 310) of the first to last bit of the accumulator (300); 0301 to 0310) of the first to last bit of the accumulator (300) is connected to a group of second inputs (202, 204 ... 220) of the first to last bit of the adder (200), the output (0310) of the last bit of the accumulator The transmitter (300) is further connected to the control input (121) of the multiplexer (100), to the first input of the first two-input logic product type (400) and to the input of the first inverter (500). input of the second two-input logic product type (600), the output of which is simultaneously the first wiring control output (0801), the reset input (311) of the storage (300) is simultaneously the reset wiring input (821), the logic product is connected to the second input of the second dual-input logic product (600) and the input of the second inverter (700), forming both the clock input (822) and the counter counter (0803), output of the first two input input (400) the second control output (0802) of the wiring, the output of the second inverter (700) is connected to the clock input (312) controllers (300).