CS244629B1

CS244629B1 - Bus-bar access circuit connection

Info

Publication number: CS244629B1
Application number: CS844907A
Authority: CS
Inventors: Lubos Zeman; Pravdomil Lang; Alois Trhlin; Josef Kraus; Vitezslav Blazek
Original assignee: Lubos Zeman; Pravdomil Lang; Alois Trhlin; Josef Kraus; Vitezslav Blazek
Priority date: 1984-06-27
Filing date: 1984-06-27
Publication date: 1986-08-14
Also published as: CS490784A1

Abstract

Zapojeni se týká styku dvou či vice procesorových systémů a vzájemného předávání parametrů mezi nimi. Řeší zapojení řadiče umožňujícího, připojení adresové a datové vnější sběrnice nadřazeného procesoru k adresové a datové místní sběrnici procesoru podřízeného. Řidič po dekódování příslušné části adresy a po zjiětění shodnosti s nastavenou částí adresy vydá příkaz k pozastavení činnosti podřízeného procesoru. Zajistí jeho odpojení od místních sběrnic a správné připojení sběrnic vnějších v definovaných časových posloupnostech a intervalech. Rozborem signálů vnější řídicí sběrnice zjistí typ požadované operace nad místními sběrnicemi a generuje signály, které tuto operaci realizují. Po provedeni operace odpojí obvod podle vynálezu vnější sběrnici a připojí místní sběrnice k podřízenému procesoru. Potom se uvede podřízený procesor v činnost a to od toho bodu programu, ve kterém byla jeho činnost přerušena. Využije se při řízení přístupu k místní sběrnici podřízeného procesoru z vnější sběrnice nadřazeného procesoru například při návrzích systémů řídicích obráběcí i tvářecí stroje a průmyslové roboty.Involvement involves contacting two or more processor systems and mutual transfer parameters between them. Addresses controller wiring address and data connections external bus of parent processor to address and the local data bus of the processor subordinate. Driver after decoding appropriate part of the address and after finding the match with the set part of the address will issue a suspension order of the slave processor. He will disconnect it from the local bus and correct external bus connections in defined time sequences and intervals. By analysis the external control bus signals type of operation requested over local buses and generates signals that this operation implemented. After the operation, it disconnects the circuit according to the invention an external bus and connects the local bus to the slave processor. Then the slave processor is activated from the point of his program activity interrupted. Used in driving access to the local bus of the slave processor from the external processor of the parent processor for example, in designing control systems machine tools and industrial robots.

Description

Vynález se týká zapojení obvodu pro řízení přístupu k místní sběrnici podřízeného procesoru z vnější sběrnice procesoru nadřazeného.The invention relates to a circuit for controlling access to a local bus of a slave processor from an external bus of a parent processor.

Při styku mezi procesory se používá bud paměti, která je připojena ke společné vnější sběrnici, nebo si procesory předávají údaje přes zařízení vstupů/výstupů. Je-li paměť připojena ke spoleěné sběrnici zatěžuje se sběrnice jedním kanálem navíc, a zároveň se sběrnice pro každý přenesený údaj zatěžuje dvěma přístupy.The interfaces between the processors use either memory that is connected to a common external bus, or the processors transfer data via an I / O device. If the memory is connected to a shared bus, the bus loads one extra channel, and at the same time the bus loads two accesses for each transmitted data.

Prvním přístupem se zatěžuje při zápisu údaje jedním procesorem, druhým přístupem při čtení tohoto údaje druhým procesorem. Operace přenosu údajů tedy trvá déle. Nevýhoda používání styku přes zařízení vstupů/výstupů oproti předávání přes paměť tkví ve složitém způsobu kódování významu přenášených údajů.The first approach is burdensome when writing data by one processor, the second approach when reading data by the second processor. Therefore, the data transfer operation takes longer. The disadvantage of using I / O devices compared to memory transmission lies in the complex way of coding the meaning of the data transmitted.

Význam údajů přenášených přes paměť je možno kódovat přímo jejich umístěním na předem urěených adresních místech. Další nevýhodou je neschopnost operativních změn poštu přenášených údajů při změnách struktury procesorových systémů.The meaning of the data transmitted through the memory can be encoded directly by placing it at predetermined address locations. Another disadvantage is the inability of operative changes of mail transmitted data during changes in the structure of processor systems.

Tyto nevýhody odstraňuje zapojení obvodu pro přístup na sběrnici podle vynálezu. Podstata vynálezu spočívá v tom, že druhý adresový vstup zapojení je spojen s druhým adresovým vstupem komparátoru a s adresovým vstupem adresového a povelového oddělovaěe, jehož adresový výstup je spojen s adresovým výstupem zapojení.These disadvantages are overcome by the wiring of the bus access circuit according to the invention. The principle of the invention is that the second address input of the wiring is connected to the second address input of the comparator and to the address input of the address and command separator, the address output of which is connected to the address output of the wiring.

První adresový vstup zapojení je spojen s prvním adresovým vstupem komparátoru, jehož skupinový výstup je spojen se skupinovým vstupem klopného obvodu. Blokovací výstup kombinačního obvodu je spojen s blokovacím vstupem komparátoru.The first address input of the wiring is connected to the first address input of the comparator whose group output is connected to the group input of the flip-flop. The lockout output of the combination circuit is coupled to the lockout input of the comparator.

Ovládací výstup kombinačního obvodu je spojen se vstupem klopného obvodu, jehož pozdržovací výstup je spojen z pozdržovacím výstupem zapojení. Potvrzovací vstup zapojení je spojen s potvrzovacím vstupem kombinačního obvodu, jehož sběrnicový blokovací výstup je spojen se sběrnicovým blokovacím výstupem zapojení.The control output of the combination circuit is coupled to the input of the flip-flop whose holding output is coupled to the wiring holding output. The wiring acknowledgment input is coupled to the acknowledgment input of the combination circuit whose bus interlock output is coupled to the bus interlock output.

Hodinový vstup zapojení je spojen s hodinovým vstupem posuvného registru. Skupinový výstup posuvného registru je spojen se skupinovým vstupem kombinačního obvodu, jehož nulovací výstup.je spojen s nulovacím vstupem posuvného registru.The clock input of the wiring is connected to the clock input of the shift register. The group output of the shift register is connected to the group input of the combination circuit whose reset output is connected to the reset input of the shift register.

Ukončovací výstup posuvného registru je spojen s ukončovacím vstupem adresového a povelového oddělovače, jehož ukončovací výstup je spojen s ukončovacím výstupem zapojení. Povelový vstup zapojení je spojen s povelovým vstupem kombinačního obvodu, jehož třetí uvolňovací výstup je spojen s uvolňovacím vstupem adresového a povelového oddělovače.The shunt register termination output is coupled to the address input and command separator termination input, the termination output of which is connected to the wiring termination output. The wiring command input is coupled to the combining circuit command input whose third release output is coupled to the address input and command separator release inputs.

Povelový výstup kombinačního obvodu je spojen s povelovým vstupem adresového a povelového oddělovače, jehož povelový výstup je spojen s povelovým výstupem zapojení. Druhý uvolňovací výstup kombinačního obvodu je spojen s uvolňovacím vstupem datového oddělovače.The command output of the combination circuit is coupled to the command input of the address and command separators whose command output is coupled to the wiring command output. The second release output of the combination circuit is coupled to the release input of the data separator.

První uvolňovací výstup kombinačního obvodu je spojen s uvolňovacím vstupem datové vyrovnávací paměti. Zápisový výstup kombinačního obvodu je spojen se zápisovým vstupem datové vyrovnávací paměti.The first release output of the combination circuit is coupled to the release input of the data buffer. The write output of the combination circuit is coupled to the write input of the data buffer.

První obousměrný datový vývod zapojení je spojen s datovým vstupem datové vyrovnávací paměti a a datovým výstupem datového oddělovače. Druhý obousměrný datový vývod zapojení je spojen s datovým výstupem datové vyrovnávací paměti a s datovým vstupem datového oddělovače.The first bi-directional data connection circuit is coupled to the data input of the data buffer and to the data output of the data separator. A second bidirectional data connection circuit is connected to the data output of the data buffer and to the data input of the data separator.

Výhodou uspořádání podle vynálezu je, že řeěí styk mezi procesory tak, že procesorům ovládajícím vnější společnou sběrnici umožňuje přístup na místní sběrnici jednoho podřízeného procesoru, popřípadě na místní sběrnice několika podřízených procesorů.An advantage of the arrangement according to the invention is that it solves the contact between the processors so that the processors controlling the external common bus allow access to the local bus of one slave processor or to the local buses of several slave processors.

\\

Podřízené procesory přitom nemusí být vybaveny obvody pro přístup na společnou sběrači procesorů nadřízených. Proti předávání údajů přes zařízení vstupů/výstupů je způsob předávání přes paměť rychlejší a operativnější.The slave processors do not have to be equipped with circuits for access to the common collector of the master processors. Against transmission of data through an I / O device, the method of transmission via memory is faster and more operational.

Systémová sběrnice se nezatěžuje tolik, jako v případě, že paměť je připojena na společné sběrnici. Styk při předávání údajů je rychlejší a časově méně zatěžuje společnou sběrnici. To proto, že se údaj dostává přímo do paměti či z paměti procesoru podřízeného a to na jediný přístup ke společné sběrnici.The system bus does not load as much as if the memory is connected to a common bus. Data transmission is faster and less time-consuming on the common bus. This is because the data goes directly to or from the processor's memory for a single access to the common bus.

Soba, po kterou podřízený procesor údaj ze své místní pacáti čte, nebo po kterou do ní zapisuje, už společnou sběrnici nezatěžuje. Zapojení zabezpečuje, že operace zápisu nebo čtení nad místní sběrnicí bude probíhat ve správných časových okamžicích a intervalech, to je tehdy, je-li podřízený procesor již odpojen od místní sběrnice e že sled řídicích signálů generovaný pro zápis a čtení bude mít správnou posloupnost.Reindeer that the slave processor reads or writes to the local fifties is no longer burdening the common bus. The wiring ensures that the write or read operation over the local bus is performed at the correct times and intervals, that is, when the slave processor is already disconnected from the local bus, and that the control signal sequence generated for the write and read is the correct sequence.

Přehledný a univerzální způsob zapojení usnadní použití meziprocesorového styku u nejrůznějěích typů víceprocesorových systémů různých oborů.Well-arranged and versatile connection method facilitates the use of interprocessing in various types of multiprocessor systems of various fields.

Příklad zapojení řadiče podle vynálezu je znázorněn v blokovém schématu na připojeném výkresu.An example of a controller connection according to the invention is shown in the block diagram of the attached drawing.

Jednotlivé bloky je možno charakterizovat takto. Komparátor 2 je vytvořen z logických obvodů realizujících funkci porovnání dvou binárních čísel s možností blokování a slouží k porovnávání hodnoty adresy ručně nastavené s hodnotou na vnější adresové sběrnici.Individual blocks can be characterized as follows. Comparator 2 is made up of logic circuits performing the function of comparing two binary numbers with the possibility of blocking and serves to compare the value of the address manually set with the value on the external address bus.

Klopný obvod X je typu RS. Vydává žádosti o pozdržení činnosti podřízeného procesoru a jeho odpojení od ovládaných místních sběrnic. Adresový a povelový oddělovač X je vytvořen z obvodů oddělujících a převádějících hodnoty jedné sběrnice na druhou, s možností uvádět výstupy do stavu vysoké impedance.Flip-flop X is of RS type. It issues requests to delay the operation of the slave processor and disconnect it from the controlled local buses. The address and command separator X is made up of circuits separating and converting values from one bus to another, with the ability to bring the outputs to a high impedance state.

Slouží k oddělování a převodu hodnot vnější adresové na místní adresovou sběrnici, oddělování a převodu informace o ukončení přístupu ke sběrnicím podřízeného procesoru na vnější sběrnici a k oddělování a převodu zapojením generovaných povelů na místní povelovou sběrnici.It is used to separate and convert external address values to a local address bus, to separate and convert end access information to slave processor buses to an external bus, and to separate and convert by generating commands to the local command bus.

Datový oddělovač X je vytvořen z obvodů oddělujících a převádějících hodnoty jedné sběrnice na druhou, β možností uvádět výstupy do stavu vysoké Impedance. Slouží k oddělování a převodu hodnot vnější datové sběrnice na mátni datovou sběrnici podřízeného procesoru.The data separator X is made up of circuits separating and converting values of one bus to another, β the ability to bring the outputs to a high impedance state. Used to separate and convert external data bus values to the slave processor's data bus.

Datová vyrovnávací paměť J je vytvořena z paměťových obvodů, s možnosti uvádět jejich výstupy do stavu vysoké impedance. Slouží k záznamu okamžitých hodnot místní datové sběrnice podřízeného procesoru a k oddělování a převodu takto získaných hodnot na vnější datovou sběrnici.The data buffer J is formed from memory circuits, with the possibility of putting their outputs into a high impedance state. It is used to record the instantaneous values of the local data bus of the slave processor and to separate and convert the values thus obtained to the external data bus.

Posuvný registr X je vytvořen z řetězce sériově zapojených paměťových obvodů, ve kterém dochází na každý přiváděný hodinový impuls k posuvu v nich obsažené binární informace vždy o jednu pozici dále.The shift register X is made up of a chain of serially connected memory circuits in which each clock pulse is supplied to shift the binary information contained therein one position further.

Slouží jako generátor řídicích signálů pro kombinační obvod X a vytváří informaci o ukončení přístupu k místním sběrnicím podřízeného procesoru. Kombinační obvod X je vytvořen kombinační logickou sítí.It serves as a control signal generator for the combination circuit X and generates information about the termination of access to the local buses of the slave processor. The combination circuit X is formed by a combination logic network.

plouží ke generaci ovládacích signálů ostatních bloků a povelů pro řízení místních sběrnic podřízeného procesoru na základě informací získávaných z posuvného registru X, povelového vstupu 88 zapojení a potvrzovacího vstupu 83 zapojení.serves to generate control signals of the other blocks and commands to control the local buses of the slave processor based on information obtained from shift register X, command input 88, and acknowledgment input 83.

Jednotlivé bloky jsou zapojeny takto. Druhý adresový vstup 92 zapojení je spojen s druhým adresovým vstupem 24 kompardtoru £ a s adresovým vstupem 51 adresového a povelového oddělovače 5, jehož adresový výstup 57 je spojen s adresovým výstupem 91 zapojení.The individual blocks are connected as follows. The second wiring address input 92 is coupled to the second address input 24 of the comparator 8 and the address input 51 of the address and command separator 5, whose address output 57 is coupled to the wiring address output 91.

První adresový vstup 81 zapojení je spojen s prvním adresovým vstupem 21 komparátoru 2, jehož skupinový výstup 22 je spojen se skupinovým vstupem 13 klopného obvodu j.. Blokovací výstup 301 kombinačního obvodu Jťje spojen s blokovacím vstupem 23 komparátoru 2.The first wiring address input 81 is coupled to the first address input 21 of the comparator 2, whose group output 22 is coupled to the group input 13 of the flip-flop 1. The blocking output 301 of the combination circuit 11 is coupled to the blocking input 23 of the comparator 2.

Ovládací výstup 302 kombinačního obvodu J je spojen se vstupem 12 klopného obvodu 1, jehož pozdržovací výstup 11 je spojen s pozdržovacím výstupem 82 zapojení. Potvrzovací vstup 83 zapojení je spojen s potvrzovacím vstupem 303 kombinačního obvodu i, jehož sběrnicový blokovací výstup 304 je spojen se sběrnicovým blokovacím výstupem 84 zapojení.The control output 302 of the combination circuit J is connected to the input 12 of the flip-flop 1, the holding output 11 of which is connected to the holding output 82 of the circuit. The wiring acknowledgment input 83 is coupled to the acknowledgment input 303 of the combination circuit 1 whose bus interlock output 304 is coupled to the wiring bus interlock output 84.

Hodinový vstup 85 zapojení je spojen s hodinovým vstupem 41 posuvného registru 4.The clock input 85 of the circuit is connected to the clock input 41 of the shift register 4.

Skupinový výstup 44 posuvného registru £ je spojen se skupinovým vstupem 305 kombinačního obvodu 2, jehož nulovací výstup 306 je spojen s nulovacím vstupem 43 posuvného registru 4.The shift output group 44 of the shift register 4 is coupled to the group input 305 of the combination circuit 2, whose reset output 306 is coupled to the reset input 43 of the shift register 4.

Ukončovací výstup 42 posuvného registru 4 je spojen s ukončovacím vstupem 54 adresového a povelového oddělovače 5, jehož ukončovací výstup 55 je spojen s ukončovacím výstupem 89. zapojení. Povelový vstup 88 zapojení je spojen s povelovým vstupem 310 kombinačního obvodu 5, jehož třetí uvolňovací výstup 311 je spojen s uvolňovacím vstupem 53 adresového a povelového oddělovače 5*The terminating output 42 of the shift register 4 is connected to the terminating input 54 of the address and command separator 5, the terminating output 55 of which is connected to the terminating output 89 of the wiring. The wiring command input 88 is coupled to the command input 310 of the combination circuit 5, whose third release output 311 is coupled to the release input 53 of the address and command separator 5 *.

Povelový výstup 312 kombinačního obvodu i je spojen s povelovým vstupem 52 adresového a povelového oddělovače £, jehož povelový výstup 56 je spojen s povelovým výstupem 90 zapojení. Druhý uvolňovací výstup 309 kombinačního obvodu J je spojen s uvolňovacím vstupem 61. datového oddělovače 6.The command output 312 of the combination circuit 1 is coupled to the command input 52 of the address and command separators 6, whose command output 56 is coupled to the command output 90 of the wiring. The second release output 309 of the combination circuit J is coupled to the release input 61 of the data separator 6.

První uvolňovací výstup 308 kombinačního obvodu J je spojen s uvolňovacím vstupem 71 datové vyrovnávací paměti 2· Zápisový výstup 307 kombinačního obvodu J je spojen se zápisovým vstupem J2 datové vyrovnávací paměti J. První obousměrný datový vývod 86 zapojení je spojen s datovým vstupem 73 datové vyrovnávací pměti Jas datovým výstupem 62 datového oddělovače £. Druhý obousměrný datový vývod 87 zapojení je spojen s datovým výstupem 74 datové vyrovnávací paměti Jas datovým vstupem 63 datového oddělovače 6.The first release output 308 of the combination circuit J is coupled to the release input 71 of data buffer 2. The write output 307 of the combination circuit J is coupled to the write input J2 of the data buffer J. The first bidirectional data connection circuit 86 is coupled to the data input 73 of the data buffer. Brightness by data output 62 of data separator 6. The second bi-directional data connection terminal 87 is connected to the data output 74 of the data buffer Brightness through the data input 63 of the data separator 6.

Funkce zapojení je popsána pro zajištění úkonů zápisu a čtení do paměti a z paměti typu RAM umístěné na místní sběrnici podřízeného procesoru procesorem nadřazeným. Provádí-li nadřízený procesor zápisový, nebo čtecí přístup k paměti umístěné na místní sběrnici, vydá nejdříve adresu pamětového místa, kterou bude zpřístupňovat, s následným vydáním zápisového či čtecího příkazu.The engagement function is described to provide write and read operations to and from RAM located on the local bus of the slave processor by the parent processor. When the master processor performs write or read access to the memory located on the local bus, it first issues the address of the memory location it will access, followed by issuing a write or read command.

Adresa se přivádí na druhý adresový vstup 92 zapojeni. Vyšší významové bity adresy, které určují, zda se požaduje právě přístup do paměti umístěné na této místní sběrnici, -se přivádějí ze druhého adresového vstupu 92 zapojení na druhý adresový vstup 24 komparátoru 2.The address is applied to the second address input 92 of the wiring. The higher address bits, which determine whether memory access located on this local bus is being requested, are fed from the second address input 92 to the second address input 24 of the comparator 2.

Ten porovnáyá tuto hodnotu s hodnotou předem trvale zvolenou na prvním adresovém vstupu Si zapojení, která se přivádí na první adresový vstup 21 komparátoru 2. Vlastní komparaci umožňuje teprve příchod zápisového či čtecího příkazu z nadřazeného procesoru.This compares this value with the value permanently selected at the first address input S1 of the wiring, which is applied to the first address input 21 of the comparator 2. The actual comparison is only possible by the arrival of a write command from the master processor.

Tento příkaz se přivádí na povelový vstup 88 zapojení a odtud na povelový vstup 310 kombinačního obvodu J. Kombinační obvod 2 potom přes svůj blokovací výstup 301 dává příkaz k odblokovaní komparace na blokovací vstup 23 komparátoru 2. V případě, že komparátor 2 » při porovnání zjistí, že obě adresní hodnoty jsou rozdílné, jedná se o adresování jiné paměti a žádná dalěl činnost nenastává.This command is applied to the wiring command input 88 and from there to the input input 310 of the combination circuit J. The combination circuit 2 then, via its blocking output 301, commands the unlocking of comparisons to the blocking input 23 of the comparator 2. If both address values are different, it is addressing different memory and no other activity occurs.

V případě shodnosti adresnlch hodnot vydá komparátor 2 přes svůj skupinový výstup 22 na skupinový vstup 13 klopného obvodu £ povel k jeho nastaveni do aktivního stavu. Pozdržovaoí výstup 11 klopného obvodu £ pak přes pozdržovací výstup 82 zapojení žádá o pozdržení podřízeného procesoru.If the address values are the same, the comparator 2, via its group output 22, outputs the group input 13 of the flip-flop circuit 6 to set it to the active state. The latch output 11 of the flip-flop 8 then requests the latch processor 82 to delay the latch output 82.

Ne žádost o pozdržení podřízený mikroprocesor reaguje tak, že dokončí případná prává rozpracovaný přístup k místním sbárnicím, uvede se do stavu náčinnosti a nastaví své adresovací a datové vývody do stavu vysoké impedance.No Delay Request The slave microprocessor responds by completing any unfinished access to local buses, putting it into idle state, and setting its address and data terminals to a high impedance state.

Přes potvrzovací vstup 83 zapojení pak podřízený procesor zaSle na potvrzovací vstup 303 kombinačního obvodu 2 informaci o přijetí žádosti o pozdržení. Na to kombinační obvod 2 vySle signál potvrzující přijetí žádosti o pozdržení přes svůj ovládací výstup 302 na vstup 12 klopného obvodu £, který vSak prozatím nemění hodnotu svého pozdržovaciho výstupu 11. nebol shoda adresních hodnot přiváděných do komparátoru 2 dosud trvá a komparátor 2 není svým blokovacím vstupem 23 zablokován.Via the acknowledgment input 83 of the wiring, the slave processor then sends the acknowledgment request 303 to the acknowledgment input 303 of the combination circuit 2. For this, the combining circuit 2 sends a delay acknowledgment signal via its control output 302 to the flip-flop input 12, which, however, does not yet change the value of its holding output 11. the address values supplied to comparator 2 still do not match and comparator 2 is not its interlock. input 23 blocked.

Dále kombinační obvod 2 uvolni svůj vnitřní obvod, jenž při další činnosti bude přes svůj sběřnicový blokovací výstup 304 zasílat na sběrnicový blokovací výstup 84 zapojení do systému podřízeného procesoru signál uvádějící případně použité ovladače místních sběrnic do stavu vysoké impedance.Further, the combination circuit 2 releases its internal circuit, which, in its next operation, will send a signal to the slave blocking output 84 to the slave processor interlocking system via a bus blocking output 304, bringing any local bus drivers to a high impedance state.

Zároveň kombinační obvdd 2 přes svůj nulovací výstup 306 vySle signál na nulovací vstup 43 posuvného registru £. Tento signál způsobí, že posuvný registr £, který byl dosud trvale nulován, se odnuluje a zahájí svoji činnost. Posuvný registr £ je zapojen tak, že zastává funkci řadiče, řídicího jednotlivé akce při přebírání a řízení sběrnic uvolněných podřízeným procesorem.At the same time, the combiner 2 via its reset output 306 sends a signal to the reset input 43 of the shift register 6. This signal causes the shift register 8, which has been permanently reset to zero, to be reset and to start its operation. The shift register 8 is wired to act as a controller, controlling individual actions in picking up and controlling buses released by the slave processor.

Posuvný registr £ je ovládán konstantní hodinovou frekvencí, přiváděnou přes hodinový vstup 85 zapojení na jeho hodinový vstup ££. Konstantní hodinová frekvence posuvného registru £ zaručuje, že jednotlivé akce jím řízené jsou od sebe časově vzdáleny o příslušné pevné násobky základního intervalu daného převrácenou hodnotou frekvence připojených hodinových pulsů.The shift register 8 is controlled by a constant clock frequency fed via the clock input 85 of the clock to its clock input 80. The constant clock frequency of the shift register 6 ensures that the individual actions controlled by it are spaced apart by respective fixed multiples of the base interval given by the inverse of the frequency of the connected clock pulses.

Do sériově řazených vynulovaných pamětových prvků posuvného registru £ se v taktu připojené hodinové frekvence nasouvá hodnota logické jednotky. Tato posloupnost stavů pamělových prvků se přes skupinový výstup 44 posuvného registru £ přivádí na skupinový vstup 305 kombinačního obvodu 2· Tím řídí činnost kombinačního obvodu 2·The value of the logical unit is inserted into the serially sequenced zero memory elements of the shift register 6 at the clock frequency. This sequence of the states of the memory elements is fed to the group input 305 of the combination circuit 2 via the group output 44 of the shift register 6, thereby controlling the operation of the combination circuit 2.

Kombinační obvod 2 pak v dané časové posloupnosti a v daném pořadí pdpojuje použité ovladače místních sběrnic a připojuje vnějSí adresové a datové sběrnice nadřazeného procesoru k uvolněným místním sběrnicím podřízeného procesoru.The combining circuit 2 then connects the local bus drivers used and connects the external address and data buses of the parent processor to the released local buses of the slave processor, respectively.

V závislosti na požadavku čtecí či zápisové operace nad pamětí, který se přivádí na povelový vstup 88 zapojení a odtud na povelový vstup 310 kombinačního obvodu 2» sám generuje přísluěné čtecí či zápisové povely.Depending on the memory read request, which is applied to the wiring command input 88 and hence to the command input 310 of the combination circuit 2 itself generates the appropriate read / write commands.

Po ukončení operace vySle posuvný registr £ přěs svůj ukončovací výstup 42 na ukončovací vstup 54 adresového a povelového oddělovače 2 signál, určený nadřazenému procesoru, kterým mu oznamuje ukončení akce.Upon completion of the operation, the shift register 8 sends a signal to the master processor via the termination output 42 to the termination input 54 of the address and command separator 2 to notify the processor of the termination of the action.

Tento signál prochází adresovým a povelovým oddělovačem 2 na jeho ukončovací výstup 22 a dále na ukončovací výstup 89 zapojení, kde je k dispozici nadřazenému procesoru. Ten po jeho příjmu zruSí zápisový či čtecí povel, který se přivádí na povelový vstup 88 zapojení, což je příkaz kombinačnímu obvodu 2 ukončení akce přístupu k místní sběrnici.This signal passes through the address and command separator 2 to its terminating output 22 and further to the terminating output 89 of the wiring, where it is available to the master processor. Upon receipt, it will cancel the write command that is applied to the wiring command input 88, which is a command to the combination bus 2 to terminate the local bus access action.

Kombinační obvod 2 vySle přes svůj blokovací výstup 301 blokovací signál na blokovací vstup 23 komparátoru 2, zablokuje v této době stále jeStě vyhodnocovanou shodnost komparo244629 váných adresních hodnot a přes svůj skupinový výstup 22 vyšle na skupinový vstup 13 klopného obvodu £ signál, kterým se klopný obvod 1 překlop! do neaktivního stavu. Současně se přes pozdržovací výstup 11 klopného obvodu i na pozdržovací výstup 82 zapojení a odtud do podřízeného procesoru vysílé signál, kterým se ruší žádost o pozdržení.The combination circuit 2 sends a blocking signal to the blocking input 23 of the comparator 2 via its blocking output 301, at this time it still blocks the evaluated matching of the comparing address values and sends its signal to the group input 13 of the flip-flop 6 via its group output 22. 1 flip! into an inactive state. At the same time, via the latching output 11 of the flip-flop circuit and the latching output 82, and from there to the slave processor, a signal is sent to cancel the latency request.

Nadřazený procesor může již v táto dobg měnit adresové hodnoty druhého adresového vstupu 92 zapojení. Podřízený procesor akceptuje příkaz k ukončení pozdržení a generuje přlsuěné akce potřebné k opětnému uvedení svých adresových a datových vývodů do stavu normální činnosti.The master processor can already change the address values of the second wiring address input 92 at this time. The slave accepts the hold-stop command and generates the blunt actions needed to bring its address and data pins back to normal operation.

Po tuto dobu kombinační obvod 2 zaručuje svým ovládacím výstupem 302. že v daném okamžiku nemůže být přijata nová případná žádost o přístup ke sběrnicím podřízeného procesoru. Tento stav trvá až do okamžiku, kdy podřízený procesor vydá signál potvrzující ukončení svého pozdržení.During this time, the combination circuit 2 guarantees by its control output 302 that a new eventual request for access to the slave processor buses cannot be received at any given time. This condition persists until the slave processor issues a signal confirming the end of its hold.

Tento signál pe přivádí na potvržovací vstup 83 zapojení a_rodtud na potvrzovací vstup 303 kombinačního obvodu 2· Kombinační obvod 2 svým nulovacím výstupem 306 opět začíná nulovat posuvný registr X, dále ruěí signál na svém sběrnicovém blokovací^ výstupu 304. kterým blokuje ovladače místních sběrnic a uvolňuje svůj ovládací výstup 302. takže zapojení je schopno akceptovat dalěí případně požadovaný přístup nadřazeného procesoru.This signal pe applies to the acknowledgment input 83 of the wiring and _r from there to the acknowledgment input 303 of the combination circuit 2. The combination circuit 2, with its reset output 306, resets the shift register X again, further disturbing the signal on its bus interlock output 304. and releases its control output 302 so that the wiring is capable of accepting additional or desired access by the parent processor.

Signál na ukončovacím výstupu 89 zapojení se zruěí v okamžiku ukončení zápisového či čtecího povelu z nadřazeného procesoru. Jde-li o čtecí cyklus, potom čtecí povel přichází z povelového vstupu 88 zapojení na povelový vstup 310 kombinačního obvodu 2·The signal at the wiring termination output 89 is canceled when the write or read command is terminated from the master processor. If it is a read cycle, then the read command comes from the command input 88 of the wiring to the command input 310 of the combination circuit 2.

Kombinační obvod 2 vyžle povel přes svůj první uvolňovací výstup 308 na uvolňovací vstup 71 datové vyrovnávací paměti I k připojení jejího datového výstupu 2i ke druhému obousměrnému datovému vývodu 87 zapojení, který je datovou sběrnicí nadřazeného procesoru.The combination circuit 2 sends a command via its first release output 308 to the release buffer 71 of the data buffer I to connect its data output 21 to the second bidirectional data connection 87, which is the data bus of the master processor.

Posloupnost řídicích akcí kombinačního obvodu 2 při přístupu k místním sběrnicím je následující. Kombinační obvod 2 přes svůj sběrnicový blokovací výstup 304 vyšle signál na sběrnicový blokovací výstup 84 zapojení a tímto signálem uvede příslušné ovladače místních sběrnic do vysokoimpedančního stavu.The sequence of control actions of the combination circuit 2 when accessing local buses is as follows. The combination circuit 2, via its bus interlock output 304, sends a signal to the bus interlock output 84 and by this signal brings the respective local bus controllers to a high impedance state.

V následném kroku vyšle kombinační obvod 2 uvolňovací signál přes svůj třetí uvolňovací výstup 311 na uvolňovací vstup 53 adresového a povelového oddělovače 2 a tím uvolní průchod nižších významových řádů adresy přicházejících z druhého adresového vstupu 92 zapojení na adresový vstup 51 adresového a povelového oddělovače 2 na j*ho adresový výstup 21, > dále na adresový výstup 91 zapojení, který je připojen k místní adresové sběrnici. Uvolňovací signál též uvolňuje cestu pro následný průchod signálu o ukončení operace z ukončovacího vstupu 54 adresového a povelového oddělovače 2 na jeho ukončovací výstup 55 a současně uvolňuje průchod zápisového či čtecího povelu následně generovaného kombinačním obvodem 2, který bude procházet z jeho povelového výstupu 312 na povelový vstup 22 adresového a povelového oddělovače 2, dále na jeho povelový výstup 56 a na povelový výstup 90 zapojení, který je připojen k místní povelové sběrnici podřízeného procesoru,In a subsequent step, the combining circuit 2 transmits the release signal via its third release output 311 to the release input 53 of the address and command separator 2, thereby releasing the passage of the lower address meanings coming from the second address input 92 to the address input 51 of the address and command separator 2. * the address output 21,> further to the address output 91, which is connected to the local address bus. The release signal also clears the path for the subsequent operation exit signal from address and command separator terminating input 54 to its terminating output 55, and at the same time releasing the write or read command subsequently generated by the combination circuit 2 that will pass from its command output 312 to command. input 22 of the address and command separator 2, its command output 56 and its wired command output 90, which is connected to the local command bus of the slave processor,

Jde-li o zápisovou operaci, dochází současně k propojení vnější datové sběrnice zapojení s druhým obousměrným datovým vývodem 87 zapojení s datovým vstupem 63 datového oddělovače 6 směrem na místní datovou sběrnici a to přes jeho datový výstup 62 na první obousměrný datový vývod 86 zapojení.If it is a write operation, the external data bus of the circuit is simultaneously connected to the second bi-directional data connection 87 with the data input 63 of the data separator 6 towards the local data bus via its data output 62 to the first bi-directional data connection 86.

dalěím kroku řízeném kombinačním obvodem 2 ee zahájí generování zápisového či čtecího povelu vydávaného na povelovém výstupu 312 kombinačního obvodu 2· Typ povelu je dán typem povelu, který se přivádí z nadřazeného procesoru na povelový vs^up 88 zapojení.the next step controlled by the combination circuit 2 ee starts generating a write command issued at the command output 312 of the combination circuit 2. The type of command is given by the type of command being fed from the master processor to the command wiring 88.

Zároveň se generuje začátek zápisového pulsu do datová vyrovnávací paměti 2 a to signálem ae zápisového výstupu 307 kombinačního obvodu 2, který se přivádí na zápisový vstup 72 datové vyrovnávací paměti J.At the same time, the start of the write pulse to the data buffer 2 is generated by the signal ae of the write output 307 of the combination circuit 2, which is applied to the write input 72 of the data buffer J.

Následujícím krokem je ukončení zápisového pulsu do datové vyrovnávací pamětí J.The next step is to end the write pulse to data buffer J.

V dalším kroku se ukončí povel zápisu či čtení. Povel se generuje v kombinačním obvodu 2 a vydává se na jeho povelovém výstupu 312.In the next step, the write or read command is terminated. The command is generated in the combination circuit 2 and issued at its command output 312.

V posledním kroku se vydává signál o ukončení přístupu, který se vytváří přímo v posuvném registru X a vydává se na jeho ukončovacím výstupu 42. Tímto signálem se informuje nadřazený procesor o ukončení požadované operace.In the last step, an access termination signal is generated, which is generated directly in shift register X, and is output at its exit output 42. This signal informs the parent processor of the termination of the requested operation.

Jestliže se prováděla operace čtení, přebírá nadřazný procesor v tomto okamžiku data, která jsou na datovém výstupu 74 datové vyrovnávací paměti J. V této fázi nadřazený procesor ukončuje zápisový či čtecí povel a přechází na následující požadovanou činnost.If a read operation has been performed, at this point the parent processor takes over the data that is on data output 74 of data buffer J. At this stage, the parent processor terminates the write command and proceeds to the next desired operation.

Datový oddělovač 6 se svým datovým výstupem 62 odpojuje od místní datové sběrnice v okamžiku ukončení zápisového.povelu a nadřazeného procesoru. Datová vyrovnávací pamět 7 se svým datovým výstupem 74 odpojuje od vnější datové sběrnice v okamžiku ukončení čtecího příkazu z nadřízeného procesoru.The data separator 6, with its data output 62, disconnects from the local data bus when the write command and the parent processor are terminated. The data buffer 7, with its data output 74, disconnects from the external data bus when the read command is terminated from the master processor.

Vynálezu se využije zejména při číslicovém řízení obráběcích, tvářecích, kartografických nebo jiných strojů a robotů.The invention is used in particular for numerical control of machine tools, forming machines, cartographic machines or other machines and robots.

Claims

Circuit for access to the bus, characterized in that the clock input (85) of the circuit is connected to the clock input (41) of the shift register (4), whose termination output (42) is connected to the termination input (54) of the address and command separators (5) whose release input (53) is coupled to a third release output (311) of the combination circuit (3), the command input (310) of which is coupled to the wiring command input (88), whose first bidirectional data output (86) is connected to the data output (62) of the data separator (6) and the data input (73) of the data buffer (7), the data output (74) of which is connected to the second bidirectional data connection (87) and the data input (63) of the data a separator (6) whose release input (61) is coupled to a second release output (303) of the combination circuit (3), whose first release output (308) is coupled to a release buffer (671) of the data buffer The input (72) is connected to the write output (307) of the combination circuit (3), whose reset output (306) is connected to the reset input (43) of the shift register (4), whose group output (44) ) is connected to a group input (305) of a combination circuit (3) whose bus blocking output (304) is connected to a bus blocking output (84), whose acknowledgment input (84) is coupled to the acknowledgment input (303) of the combination circuit (3). 3), whose control output (302) is connected to the input (12) of the flip-flop (1), whose group output (13) is connected to the group output (22) of the comparator (2), whose blocking input (23) is connected to a blocking output (301) of the combination circuit (3), whose command output (312) is coupled to the command input (52) of the address and command separators (5), whose termination output (55) is coupled to the wiring termination output (89) the command output (90) is connected to the command output (56) of the address and command delimiters (5), whose address output (57) is coupled to the address output (91) of the circuit, the second address input (92) of which is coupled to the address input (51) of the address and command separators (5) and a second address input (24) of the comparator (2), the first address input (21) of which is coupled to the first address address (81) of the circuit, the holding output (82) of which is connected to the holding output (11) of the flip-flop 1).