CS240905B1

CS240905B1 - Synchronous clock wiring

Info

Publication number: CS240905B1
Application number: CS50482A
Authority: CS
Inventors: Karel Stanka; Pavel Dvorsky; Josef Kraus
Original assignee: Karel Stanka; Pavel Dvorsky; Josef Kraus
Priority date: 1982-10-23
Filing date: 1982-10-23
Publication date: 1986-03-13

Abstract

Řešení se týká zapojení synchronních hodin na vstupní straně zařízení pro přenos dat. Hodinový kmitočet z místního oscilátoru jde přes vyrovnávací obvod do děličového bloku, kde se vydělením vytváří výstupní hodinový signál. U obdélníkového signálu, odpovídajícího vstupním datům se v hranovém detektoru zjišťuje výskyt hrany. Informace o hraně se předává do řídicího bloku, kde se tato informace srovnává s informací o fázi výstupních hodin. Podle vzájemné fázové polohy vstupních a výstupních dat dává řídicí blok pokyn vyrovnávacímu obvodu k přidání nebo odebrání jednoho pulsu z proudu impulsů přicházejících z místního oscilátoru. Řešení se využije v energetice a u zabezpečovacích zařízení kolejové dopravy.The solution concerns the connection of a synchronous clock on the input side of the data transmission device. The clock frequency from the local oscillator goes through the equalization circuit to the divider block, where the output clock signal is created by division. In the rectangular signal corresponding to the input data, the occurrence of an edge is detected in the edge detector. Information about the edge is passed to the control block, where this information is compared with information about the phase of the output clock. According to the mutual phase position of the input and output data, the control block instructs the equalization circuit to add or remove one pulse from the pulse stream coming from the local oscillator. The solution will be used in the energy industry and in rail transport security devices.

Description

(54)(54)

Zapojení synchronních hodinSynchronous clock connection

Řešení se týká zapojení synchronních hodin na vstupní straně zařízení pro přenos dat. Hodinový kmitočet z místního oscilátoru jde přes vyrovnávací obvod do děličového bloku, kde se vydělením vytváří výstupní hodinový signál. U obdélníkového signálu, odpovídajícího vstupním datům se v hranovém detektoru zjišťuje výskyt hrany. Informace o hraně se předává do řídicího bloku, kde se tato informace srovnává s informací o fázi výstupních hodin. Podle vzájemné fázové polohy vstupních a výstupních dat dává řídicí blok pokyn vyrovnávacímu obvodu k přidání nebo odebrání jednoho pulsu z proudu impulsů přicházejících z místního oscilátoru. Řešení se využije v energetice a u zabezpečovacích zařízení kolejové dopravy.The solution concerns the connection of a synchronous clock on the input side of the data transmission device. The clock frequency from the local oscillator goes through the buffer circuit to the divider block, where the output clock signal is divided by dividing. For a rectangular signal corresponding to the input data, an edge detector is detected in the edge detector. The edge information is passed to the control block, where this information is compared with the output clock phase information. Depending on the relative phase position of the input and output data, the control block instructs the equalization circuit to add or remove one pulse from the pulse stream coming from the local oscillator. The solution will be used in power engineering and railway safety equipment.

240 905240 905

Vynález se týká zapojeni synchronních hodin na přijímací straně zařízení pro přenos dat·BACKGROUND OF THE INVENTION 1. Field of the Invention

Jsou známa zapojení, ve kterých se používá pro vytváření synchronních hodin přijímače analogový obvod pro fázový závěs, který ovládá místní laditelný oscilátor řízený napětím. Podle fázové polohy signálu, získaného vydělením signálu místního oscilátoru a signálu, získaného ze změn vstupních dat přijímače se vytváří analogové napětí, které se vede na obvod, jenž koriguje průběh regulační smyčky. Napětí, vystupující z tohoto obvodu ovládá laditelný oscilátor, z něhož se potom dělením odvozují synchronní hodiny. Nevýhodou tohoto uspořádání je, že se musí nastavovat frekvence laditelného oscilátoru} mezní kmitočty oscilátoru při krajných hodnotách řídicího napětí nejsou pevně definovány} frekvence oscilátoru je obvykle závislá na teplotě} a doba potřebná pro dosažení synchronního stavu není rovněž přesně definovaná.Connections are known in which an analog phase lock circuit is used to generate a synchronous receiver clock that controls a local tunable voltage-controlled oscillator. Depending on the phase position of the signal obtained by dividing the local oscillator signal and the signal obtained from the changes in the receiver input data, an analog voltage is generated which is applied to the circuit that corrects the control loop. The voltage output from this circuit is controlled by a tunable oscillator, from which the synchronous clock is derived. The disadvantage of this arrangement is that the tunable oscillator frequencies must be set} the oscillator cutoff frequencies at the control voltage limits are not fixed} the oscillator frequency is usually temperature dependent} and the time needed to reach the synchronous state is not exactly defined either.

Tyto nedostatky odstraňuje zapojení symhronních hodin na přijímací straně zařízení pro přenos dat podle vynálezu. Podstata vynálezu spočívá v tom, že vstup zapojení je spojen se vstupem hranového detektoru, jehož výstup je spojen s datovým vstupem řídicího bloku. Výstup řídicího bloku je spojen s řídicím vstupem vyrovnávacího obvodu. Stavový vstup řídicího bloku je spojen se stavovým výstupem děličového bloku, jehož hodinový vstup je spojen s výstupem vyrovnávacího obvodu. Hodinový vstup vyrovnávacího obvodu je spojen s výstupemThese drawbacks are overcome by the wiring of a symmetrical clock on the receiving side of the data transmission device according to the invention. The principle of the invention is that the wiring input is connected to the input of an edge detector whose output is connected to the data input of the control block. The control block output is coupled to the control input of the equalization circuit. The control input status input is coupled to the state output of the divider block whose clock input is coupled to the output of the buffer circuit. The clock input of the equalization circuit is connected to the output

- 3 240 90S místního oscilátoru· Hodinový výstup děličového bloku je spojen s výstupem zapojení·- 3 240 90S local oscillator · The clock output of the divider block is connected to the wiring output ·

Výhodou uspořádání podle vynálezu je, že doba, potřebná pro dosažení synchronního stavu z krajní polohy, kdy je fázové podunutí 180° proti požadované poloze, je přesně definovaná a je určena dělicím poměrem děličového bloku a periodou synchronních hodin· Zapojení umožňuje použít krystalem řízeného oscilátoru o pevné frekvenci, u kterého není třeba frekvenci ladit. Krystalem řízený oscilátor není závislý na teplotě. Rychlost fázového posuvu je konstantní. Tím se zaručí, že porucha ve výstupních datech vychýlí synchronní hodiny ze správné polohy jen o jeden impuls. Zapojení lze proto použít s výhodou pro přenos dat v zařízeních, která používají sériové synchronní komunikace a nepřenášejí hodinovou frekvenci.The advantage of the arrangement according to the invention is that the time required to reach the synchronous state from the extreme position, when the phase underrun is 180 ° against the desired position, is precisely defined and determined by the dividing block ratio and the synchronous clock period. a fixed frequency that does not need to be tuned. The crystal controlled oscillator is not temperature dependent. The phase shift speed is constant. This ensures that the fault in the output data only moves the synchronous clock from the correct position by one pulse. The connection can therefore be used advantageously for data transmission in devices that use serial synchronous communication and do not transmit the clock frequency.

Příklad zapojení podle vynálezu je schematicky znázorněn v blokovém schématu na připojeném výkresu.An example of a circuit according to the invention is shown schematically in a block diagram in the accompanying drawing.

Jednotlivé bloky zapojení je možno charakterizovat takto. Místní oscilátor 1 je krystalem řízený oscilátor o pevné frekvenci. Slouží k vytvážení hodinové frekvence pro řízení všech ostatních bloků zapojení. Vyrovnávací obvod 2 je vytvořen z hradel typu TTL. Slouží ke přidání nebo k vynechání jednoho pulsu ze série pulsů místního oscilátoru i· Děličový blok 2 3® vytvořen z děliče a z kombinačního obvodu sestaveného z TTL hradel. Slouží k vytvořeni výstupní synchronní frekvence dělením vstupního hodinového kmitočtu. Hranový detektor £ je tvořen dvojicí klopných obvodů typu D a kombinačním obvodem sestaveným z hradel typu TTL. Slouží ke zjištění výskytu hrany ve výstupních datech. Řídicí blok £ je tvořen kombinačním logickým obvodem, sestave-4-.Individual wiring blocks can be characterized as follows. Local Oscillator 1 is a fixed frequency crystal controlled oscillator. Used to create a clock frequency to control all other wiring blocks. The alignment circuit 2 is made of TTL type gates. Used to add or omit one pulse from a local oscillator pulse series i · 2 3® splitter block made of a splitter and a combination circuit made up of TTL gates. Used to create an output synchronous frequency by dividing the input clock frequency. The edge detector 6 consists of a pair of D-type flip-flops and a combination circuit constructed of TTL-type gates. Used to detect the occurrence of an edge in the output data. The control block 6 is formed by a combination logic circuit, assembly-4.

240 905 ným z hradel typu TT1. Na základě informace z hranového detektoru £ a informace o stavu děličového bloku 2 ovládá řídicí vstup 22 vyrovnávacího bloku 2. Jednotlivé bloky synchronních hodin jsou zapojeny takto. Vstup 01 zapojení je spojen se vstupem 41 hranového detektoru 4· Výstup 42 hranového detektoru J, je spojen s datovým vstupem 51 řídicího bloku 2· Výstup 53 řídicího bloku 2 je spojen s řídicím vstupem 22 vyrovnávacího obvodu 2. Stavový vstup 52 řídicího bloku 2 je spojen se stavovým výstupem 32 děličového bloku 2· Hodinový vstup 31 děličového bloku 2 3^e spojen s výstupem 23 vyrovnávacího obvodu 2. Hodinový vstup 21 vyrovnávacího obvodu 2 je spojen s výstupem 11 místního oscilátoru 1. Hodinový výstup 33 děličového bloku 3. je spojen s výstupem 02 zapojení.240 905 with gates of TT1 type. Based on the information from the edge detector 6 and the state of the splitter block 2, it controls the control input 22 of the buffer block 2. The individual blocks of the synchronous clock are connected as follows. The wiring input 01 is connected to the edge detector 4 input 41. The edge detector output 42 is connected to the data input 51 of the control block 2. The output 53 of the control block 2 is connected to the control input 22 of the buffer circuit 2. coupled to the status output 32 of the block 2 · děličového clock input block 31 děličového 2 3 ^e connected to the output 23 of the buffer of the second clock input 21 of the buffer circuit 2 is connected to the output of the local oscillator 11 of the first clock output 33 děličového block 3 is connected to output 02 wiring.

Zapojení pracuje následovně. V místním oscilátoru 1 se vytváří hodinový kmitočet, který se přes vyrovnávací obvod 2 přivádí do děličového bloku 2· V děličovém bloku 2 s® hodinový kmitočet vydělí, čímž se vytvoří výstupní synchronní hodinový signál, který přechází na výstup 02 zapojení. Současně přichází na vstup 01 zapojení obdélníkový signál, který odpovídá vstupním datům zařízení pro přenos dat. Tento signál přichází do hranového detektoru 4» v® kterém se zjišíuje, zda se v obdélníkovém signálu, odpovídajícím vstupním datům vyskytla hrana. Informaci o tom, že se ve vstupních datech objevila hrana se předává do řídicího bloku 2 přes jeho datový vstup 51. Současně přichází na stavový vstup 52 řídicího bloku 5 informace o fázi výstupních synchronních hodin ze stavového výstupu 32 děličového bloku 2· Vyhodnocením těchto dvou informací zjistí řídicí blok 2 vzájemnou fázovou polohu vstupních dat na vstupu 01 zapojení a výstupních dat na výstupu 02 zapojení. Podle této fázové polohy rozhodneThe wiring works as follows. In the local oscillator 1, a clock frequency is generated which is fed to the splitter block 2 via the equalizer circuit 2. In the splitter block 2 s®, the clock frequency is divided, producing an output synchronous clock signal that transitions to output 02 of the wiring. At the same time, a rectangular signal, corresponding to the input data of the data transmission device, arrives at the input 01 of the wiring. This signal comes to an edge detector 4 ' in which it is determined whether there is an edge in the rectangular signal corresponding to the input data. The information that an edge has appeared in the input data is transmitted to control block 2 via its data input 51. At the same time, information on the phase of the synchronous clock output from the state output 32 of the splitter block 2 arrives at the state input 52. the control block 2 detects the relative phase position of the input data at the wiring input 01 and the output data at the wiring output 02. According to this phase position decides

- 5 240 90S řídicí blok 2» ^zda J® nutno synchronní hodiny posunout fázově dopředu nebo dozadu· Podle pokynu z výstupu 53 řidičího bloku 2» který přichází na řídicí vstup 22 vyrovnávacího obvodu 2, se ve vyrovnávacím obvodu 2 buá přidá jeden impuls do proudu impulsů přicházejících z místního oscilátoru 1 do děličového bloku 2, nebo se z proudu impulsů jeden impuls ubere· Tím se posunou výstupní synchronní hodiny žádaným směrem· Tímto způsobem se udržují synchronní hodiny ve správné poloze ke vstupním datům tak, aby ke vzorkování vstupních dat docházelo v žádaném okamžiku mimo oblast, v níž se vstupní data mění.- 5 240 90S control block 2 » ^whether or not the synchronous clock needs to be moved forward or backward · According to the instruction from output 53 of control block 2» which arrives at control input 22 of buffer circuit 2, one buffer is added to buffer current 2 pulses coming from local oscillator 1 to divider block 2, or one pulse is taken from pulse current · This moves the output synchronous clock in the desired direction · In this way the synchronous clock is kept in the correct position to the input data so that input data is sampled at the desired time outside the area where the input data is changing.

Vynálezu se využije v zařízeních pro přenos a zpra· cování dat v energetice, a při zabezpečovacích zařízeních kolejové dopravy.The invention will be used in data transmission and processing equipment in power engineering, and in signaling systems for rail transport.

Claims

SUBJECT OF THE INVENTION

Connection of a synchronous clock on the receiving side of the data transmission device, characterized in that the connection input (01) is connected to the input (41) of the edge detector (4), the output (42) of which is connected to the data input (51) of the control block. 5), whose output (53) is connected to the control input (22) of the buffer circuit (2), the state input (52) of the control block (5) is connected to the state output (32) of the divider block (3) (31) is connected to the output (21) of the equalization circuit (2), whose clock input (21) is connected

2a fe · i with output (11) of local oscillator (1), clock output (33) of divider block (3) j® connected to output (02) of connection ·