CS240802B1

CS240802B1 - D-type flip-flop circuit with zero or lowered overap

Info

Publication number: CS240802B1
Application number: CS841205A
Authority: CS
Inventors: Eduard Kottek
Original assignee: Eduard Kottek
Priority date: 1984-02-22
Filing date: 1984-02-22
Publication date: 1986-03-13
Also published as: CS120584A1

Abstract

Jednofázový klopný obvod typu D, který umožňuje spolupráci s jinými klopnými obvody stejného druhu i při rozptylu zpoždění hradel způsobeném nedokonalým systémem rozvodu země a napájecího napětí Přímé propojení výstupů na vstup D umož ňuje nulový nebo snížený přesah klopného obvodu. Nulový nebo snížený přesah se dosáhne tím, že klopný obvod má v cestě datového signálu dvě invertující hradla, jejichž zpoždění je stejné nebo větší než zpoždění hradel určujících hodnotu přesahu. Stejného zpoždění hradel je dosaženo tím, že hradla topologicky sousedí a jsou připojena'na stejný zemní a napájecí potenciál.D-type single-phase flip-flop which allows cooperation with other flip-flops circuits of the same kind, even with dispersion delay of gates caused by imperfect distribution system and supply voltage Direct connection of outputs to input D enables or zero overhang circuit. A zero or reduced overlap is achieved in that the flip-flop has a data path in the path signal two inverting gates, whose delay is equal to or greater than delay of gates defining overlap value. The same gate delay is achieved by gating the gates topologically and are connected to the same ground and power potential.

Description

Předmětem vynálezu je klopný obvod, který umožňuje spolupráci s jinými klopnými obvody stejného druhu i při rozptylu zpoždění hradel způsobeném nedokonalým systémem rozvodu země a napájecího napětí. Tento problém vzniká například při realizaci logických obvodů na hradlových polích.The subject of the invention is a flip-flop which allows cooperation with other flip-flops of the same kind even in the case of gate delay dispersal caused by an imperfect ground distribution system and supply voltage. This problem arises, for example, in the realization of logic circuits on gate arrays.

Klopné obvody dodávané jako obvody malé a střední integrace mají i přes rozptyl dynamických parametrů, mezi čipy vyráběnými v různých obdobích, na různých plátcích, různými výrobci, zajištěnu vzájemnou spolupráci díky definici dynamických parametrů a jejich kontrole při měření u výrobce. Například klopné obvody typu D vzorkované čelem hodinového impulsu, zobrazené na obr. la, které jsou dva v integrovaném obvodu MH7474, mají zajištěnou vzájemnou spolupráci i při přímém propojení výstupů Q na datové vstupy D. Uvažujeme-li nulový rozptyl čela hodinových impulsů mezi klopnými obvody, pak musí platit podle ^lb ‘hold max — ‘pD(C-Q)min* ^kde ‘hold ->^e P^{řesah si}«^áluna vstupu D proti celu hodinového impulsu, ^tpu(c«Q) J^e zpoždění signálu mezi hodinovým vstupem C a výstupem Q, respektive U. Zanedbáme-li v prvním přiblížení rozdíl zpoždění signálu na hradle při přechodu výstupu na nízkou úroveň L nebo vysokou úroveň H a označíme-li zpoždění hradla NAND ίθ pak z rozboru funkce klopného obvodu vyplývá, že t_{hold maJ[} = ίθ _Μχ, ‘pD(C-Q) min = ^2t0 min· ^{takže musel}° P¹“““· ^ža ‘o max~^2t0 min Při správném návrhu je rozptyl čela hodinových impulsů na čipu zanedbatelný. Rozptyl zpoždění hradel na jednom čipu vyhovuje uvedenému vztahu, pokud je na čipu dokonalý rozvod země a napájení bez napěťových úbytků, které mohou ovlivnit hodnoty zpoždění hradel. U hradlových polí jsou hradla sestavena v pravoúhlé matici buď jednotlivě, nebo sdružená do buněk. Řádky nebo sloupceFlip-flops supplied as small and medium integration circuits, despite the dispersion of dynamic parameters, between chips produced at different times, on different slices, by different manufacturers, ensure mutual cooperation thanks to the definition of dynamic parameters and their control during measurement at the manufacturer. For example, the type D flip-flops sampled at the face of the clock pulse shown in Figure 1a, which are two in the MH7474 integrated circuit, have interoperability even when the Q outputs are directly connected to the D data inputs. then has to pay according ^Ib 'hold max -' pd (cq) min * ^where 'hold -> ^e P ^{řesah a} ^«ALU input D against the face of the clock pulse, ^t pu (c« Q) J ^e a signal delay between the clock input If we ignore the difference in the signal delay at the gate when the output goes to low level L or high level H and denote the gate delay NAND ίθ in the first approximation, the analysis of the flip-flop function shows that t _{hold maJ [=} _ίθ Μχ, 'pd (cq) min = 0 ^{2 t} · min ^{so he} ° P ^1' '' · ^after 'max ~ ^{2 t} 0 min When designed appropriately, the dispersion head on the chip clock pulse is negligible. The gate delay variance on one chip complies with the above relationship if the chip has perfect ground distribution and power supply without voltage drops that can affect the gate delay values. For gate arrays, the gates are assembled in a rectangular matrix either individually or grouped into cells. Rows or columns

240 802 buněk či hradel jsou napájeny ze sítě širších spojů - napájecích a zemních sběrnic. Hradla, připojená na různé zemní a napájecí sběrnice, kterými protékají různé napájecí proudy, pak mohou pracovat při odlišném zemním a napájecím potenciálu, což může ovlivnit jejich hodnoty zpoždění. Vlastnosti rozvodu země a napájení závisí na odporu a indukčnosti napájecích sběrnic.240 802 cells or gates are powered from a network of wider connections - power and ground buses. The gates connected to different ground and power buses through which different supply currents flow can then operate at different ground and supply potentials, which may affect their delay values. Grounding and power supply characteristics depend on the resistance and inductance of the power buses.

U hradlových polí s rozvodem země a napájení bez napěťových úbytků, které by mohly ovlivnit hodnoty zpoždění, výrobci používají klopné obvody s jednoíázovými hodinovými impulsy a výhodnými dynamickými vlastnostmi. Pro klopné obvody typu D vychází, podle obr. lb, doba periody hodinových impulsů T ~ 5ίθ + t^ , kde t^ je zpoždění hradel zapojených mezi výstup Q a vstup D.For grounded and powerless gate gates that could affect the delay values, manufacturers use flip-flops with single-phase clock pulses and advantageous dynamic properties. For type D flip-flops, according to FIG.

Pokud se nepodaří na hradlovém poli realizovat rozvod země a napájení bez napěťových úbytků ovlivňujících rozptyl hodnot zpoždění hradel, je možné použít dvoufázový nebo vícefázový rozvod hodinových impulsů. Dvoufázové klopné obvody pracují spolehlivě i pro libovolně malá zpoždění hradel a libovolně porušené hrany hodinových impulsů. Správnou funkci zajistí odpovídající nastavení šířky, opakovači periody a fázového odstupu hodinových impulsů. Jejich nevýhodou je nutnost dvoufázového rozvodu hodinových impulsů, který komplikuje propojení a zabírá signální vývody hradlového pole. Další nevýhodou je vyšší doba periody pro dané t^ a větší počet potřebných hradel. Například pro dvoufázové klopné obvody firmy IBM s logickými obvody mezi fázemi C2 a Cl platí T > 7t_Q + t. a klopný obvod, se .skládá z .devíti hradel, pro dvoufázové klopné obvody p od 1 ΓIf the gate field fails to realize earth distribution and power supply without voltage drops affecting the variation of gate delay values, a two-phase or multi-phase clock pulse distribution can be used. The two-phase flip-flops work reliably even for arbitrarily small gate delays and arbitrarily broken edges of clock pulses. Correct operation is ensured by appropriate adjustment of the width, repetition period and phase interval of the clock pulses. Their disadvantage is the necessity of a two-phase distribution of clock pulses, which complicates the connection and occupies the signal terminals of the gate field. Another disadvantage is the higher period of time for a given t and the greater number of gates needed. For example, for IBM two-phase flip-flops with logic circuits between phases C2 and Cl, T> 7t _Q + t applies. And the flip-flop is composed of. Nine gates, for two-phase flip-flops p from 1 Γ

T 6t_Q + t^ a klopný obvod se skládá z osmi hradel. Dynamické parametry vícefázových klopných obvodů se dále zhoršují tolerancemi nastavení a zpoždění jednotlivých fází hodinových impulsů.T 6t _Q + t ^ and the flip-flop consists of eight gates. The dynamic parameters of multiphase flip-flops are further deteriorated by the tolerances of setting and delay of the individual phases of the clock pulses.

Nevýhody vícefázových klopných obvodů odstraňuje použití jednofázových klopných obvodů typu D vzorkovaných čelem hodinového impulsu v kombinaci s klopnými obvody typu D podle vynálezu, které se vyznačují nulovým nebo sníženým přesahem vstupníhoThe disadvantages of multiphase flip-flops are eliminated by using single-phase flip-flops type D sampled by the clock face in combination with the flip-flop flip-flops according to the invention, characterized by zero or reduced input interference

- 3 240 802 signálu. Pokud napěťové úbytky na rozvodu zvyšují rozptyl hodnot zpoždění hradel, lze vždy stanovit minimální počet logických stupňů k mezi dvěma klopnými obvody pracujícími synchronně se společnými hodinovými impulsy tak, aby byl dodržen přesah vstupního signálu. Zpoždění k logických stupňů t_L = kt_Q mění podmínku vzájemné spolupráce na vztah tg _raax— _mj_n (^{2 +} k) · Znamená to, že pokud bude mezi dvěma klopnými obvody minimálně k hradel za sebou, například čtyři, lze použít známé klopné obvody typu D vzorkované čelem hodinového impulsu, které se sklá dají z šesti hradel. Doba periody hodinových impulsů Τ > 5ίθ + t_L umožňuje využít maximální počet logických stupňů mezi dvěma klopnými obvody. V případě, že je mezi klopnými obvody v některé větvi méně než k logických stupňů, může se doplnit počet stupňů na k nebo se na místě druhého klopného obvodu použi je klopný obvod typu D s nulovým nebo sníženým přesahem vstupního signálu. Klopný obvod typu D s nulovým nebo sníženým přesahem vstupního signálu obsahuje o jedno až dvě hradla více a má větší hodnotu předstihu vstupního signálu t_ge^ . K omezení doby periody hodinových impulsů však nedochází, protože klopný obvod s nulovým nebo sníženým přesahem vstupního signálu se používá jen tehdy, když je předřazeno méně než k logických stupňů a zpoždění ktQ bývá podstatně menší než doba periody hodinových impulsů T.- 3 240 802 signal. If the voltage drops on the distribution increase the variation of the gate delay values, the minimum number of logic degrees k between two flip-flops operating synchronously with the common clock pulses can always be determined to maintain the input signal interference. Delay k of logic stages t _L = kt _Q changes the condition of mutual cooperation to the relation tg _raax - _m j _n ( ^{2 +} k) · It means that if there are at least two gates behind each other, for example four, the known tilting Type D circuits sampled by the clock face, which consist of six gates. The clock pulse period Τ> 5ίθ + t _L allows the maximum number of logic stages to be used between two flip-flops. If there is less than k logic between the flip-flops in any branch, the number of degrees per k may be added or a type D flip-flop with zero or reduced input signal interference may be used in place of the second flip-flop. A Type D flip-flop with zero or reduced input signal interference has one to two more gates and has a higher input signal timing value t _ge ^. However, the clock time limit is not limited because a flip-flop circuit with zero or reduced input signal overhang is used only when less than k logical steps are preceded and the delay ktQ tends to be considerably less than the clock time period T.

Podstata klopného obvodu typu D s nulovým nebo sníženým přesahem vstupního signálu spočívá v tom, že výstupní svorka prvního hradla je spojena se vstupní svorkou druhého hradla, jehož výstupní svorka je spojena s první vstupní svorkou třetího hradla, jehož výstupní svorka je spojena s první vstupní svorkou čtvrtého hradla a s první vstupní svorkou šestého hradla, jehož výstupní svorka je spojena s první vstupní svorkou pátého hradla, jehož výstupní svorka je spojena s druhou vstupní svorkou čtvrtého hradla a druhou vstupní svorkou šestého hradla a první vstupní svorkou osmého hradla, jehož výstupní svorka tvoří přímou výstupní svorku klopného obvodu a je připojena k první vstupní svorce sedmého hradla jehož výstupní svorka tvoří negovanou výstupní svorku klopného obvodu a je připojena k druhé vstupní svorce osmého hradla a jehož druhá vstup- 4 240 802 ní svorka je spojena s výstupní svorkou čtvrtého hradla a s druhou vstupní svorkou třetího hradla, dále vstupní svorka prvního hradla, tvoří vstupní svorku klopného obvodu, druhá vstupní svor ka pátého hradla spojená s třetí vstupní svorkou čtvrtého hradla tvoří hodinovou svorku klopného obvodu, přičemž první hradlo je elektricky shodné se čtvrtým hradlem nebo je první hradlo modifikované na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než čtvrté hradlo, se kterým topologicky sousedí a zemní svorka čtvrtého hradla je připojena na stejnou zemní sběrnici jako zemní svorka prvního hradla. Rovněž může být napájecí svorka čtvrtého hradla připojena na stejnou napájecí sběrnici jako napájecí svorka prvního hradla. Dále může být druhé hradlo elektricky shodné s pátým hradlem nebo je druhé hradlo modifikováno na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než páté hradlo, s kterým topologicky sousedí a zemní svorka pátého hradla je připojena na stejnou zemní sběrnici jako zemní svorka druhého hradla. V jiném případě může být délka úseku na zemní sběrnici mezi zemní svorkou čtvrtého hradla a zemní svorkou prvního hradlo menší než délka úseku na zemní sběrnici mezi zemní svorku čtvrtého hradla a zemní svorkou kteréhokoliv jiného hradla. V jiném provedení může být první hradlo negační součtově - součinové hradlo, jehož první vstupní svorka první součtové sekce tvoří první vstupní svorku klopného obvodu, první vstupní svorka druhé součtové sekce tvoří druhou vstupní svorku klopného obvodu a druhá vstupní svorka druhé součtové sekce je spojena s výstupem invertoru, jehož vstupní svorka je spojena s druhou vstupní svorkou první součtové sekce prvního hradla a tvoří řídicí svorku klopného obvodu.The essence of the Type D flip-flop with zero or reduced input signal interference is that the output terminal of the first gate is connected to the input terminal of the second gate whose output terminal is connected to the first input terminal of the third gate whose output terminal is connected to the first input terminal. a fourth gate and a first input terminal of a sixth gate whose output terminal is connected to a first input terminal of a fifth gate whose output terminal is connected to a second input terminal of a fourth gate and a second input terminal of a sixth gate; flip-flop output terminal a is connected to the first input of the seventh gate whose output terminal forms the negated flip-flop output terminal and is connected to the second input of the eighth gate and whose second input is connected to the output terminal of the fourth the second input terminal of the fifth gate connected to the third input terminal of the fourth gate constitutes the clock terminal of the flip-flop, wherein the first gate is electrically identical to the fourth gate or is a first gate modified to a higher delay value at the output transition to a low level than the fourth gate topologically adjacent to, and a fourth gate ground terminal connected to the same ground bus as the first gate ground terminal. Also, the fourth gate power terminal may be connected to the same power bus as the first gate power terminal. Further, the second gate may be electrically identical to the fifth gate, or the second gate may be modified to a higher exit delay value than the fifth gate to which it is topologically adjacent, and the fifth gate ground terminal is connected to the same ground bus as the second gate ground terminal. Alternatively, the length of the ground bus section between the fourth gate ground terminal and the first gate ground terminal may be less than the length of the ground bus section between the fourth gate ground terminal and any other gate ground terminal. In another embodiment, the first gate may be a negative sum gate, the first input terminal of the first sum section forming the first input terminal of the flip-flop, the first input terminal of the second sum section forming the second input terminal of the flip-flop, and the second input terminal of the second summing section connected to the output. an inverter whose input terminal is coupled to the second input terminal of the first sum section of the first gate and forms the flip-flop control terminal.

Výhodou řešení podle vynálezu je, že vyžaduje pouze jednofázové hodinové impulsy, čímž se zjednoduší rozvod hodinových impulsů a zmenší počet obsazených vývodů integrovaného obvodu. Systém s jednofázovým rozvodem hodin na hradlových polích je plně kompatibilní se systémem používajícím standardní integrované obvody, nevyžaduje generátor vícefázových hodin. Tato výhoda se uplatni zvláště v těch případech, kdy se hradlovým polem nahrazuje pouze část stávajícího systému složená převážně z obvodů malé integrace nebo když je neekonomické v novém systémuAn advantage of the solution according to the invention is that it only requires single-phase clock pulses, thereby simplifying the clock pulse distribution and reducing the number of busy terminals of the integrated circuit. A single-phase clock field gate system is fully compatible with a system using standard integrated circuits, does not require a multiphase clock generator. This advantage applies especially in those cases where only a part of the existing system consisting mainly of circuits of low integration is replaced by the gate array or when it is uneconomical in the new system

- 5 240 802 nevyužít standardních obvodů střední a velké integrace. U jednorázového systému lze také dosáhnout lepších dynamických parametrů a úspory celkového počtu hradel.- 5 240 802 not to use standard medium and large integration circuits. The disposable system can also achieve better dynamic parameters and savings in the total number of gates.

Dva příklady klopného obvodu podle vynálezu jsou znázorněny na připojených výkresech. Na obr. la je propojení dvou známých klopných obvodů typu D vzorkovaných čelem hodinového impulsu, na obr. lb je časový diagram zapojení. Na obr.Two examples of a flip-flop according to the invention are shown in the accompanying drawings. Fig. 1a shows the interconnection of two known type D flip-flops sampled by the face of the clock pulse; Fig. 1b shows the wiring diagram. In FIG.

2a je zapojení klopného obvodu typu D podle vynálezu a na obr.2a is a circuit of the type D flip-flop according to the invention, and FIG.

2b jeho časový diagram. Na obr. 3 je znázorněno jedno z možných zapojení dvou invertorů za sebou v provedení STTL. Na obr. 4 je zapojení klopného obvodu podle vynálezu vybaveného řídící svorkou M.2b its timing diagram. Fig. 3 shows one of the possible connections of two inverters in series in the STTL embodiment. Fig. 4 is a circuit diagram of a flip-flop according to the invention provided with a control terminal M.

Klopný obvod typu Dna obr. 2a se skládá ze dvou invertorů a šesti negačních součinových hradel, která jsou zapojena tak, že výstupní svorka 11 hradla 1 je spojena se vstupní svorkou 32 hradla 2. Jeho výstupní svorka 21 je spojena se vstupní svorkou 33 hradla 3^. Výstupní svorka 31 hradla ji je spojena se vstupní svorkou 44 hradla 4 a se vstupní svorkou 62 hradla (5.The D-type flip-flop of Fig. 2a consists of two inverters and six negative product gates connected so that the output terminal 11 of the gate 1 is connected to the input terminal 32 of the gate 2. Its output terminal 21 is connected to the input terminal 33 of the gate 3 ^. The gate output terminal 31 is connected to the gate input terminal 44 and the gate input terminal 62 (5.

Jeho výstupní svorka 61 je spojena se vstupní svorkou 52 hradlaIts output terminal 61 is connected to the gate input terminal 52

5. Výstupní svorka 51 hradla je spojena se vstupní svorkou 42 hradla 4, se vstupní svorkou 63 hradla 6 a vstupní svorkou 82 hradla 8. Výstupní svorka 81 tvoří přímou výstupní svorku Q klopného obvodu a je připojena ke vstupní svorce 72 hradla 7. Výstupní svorka 71 hradla 7 tvoří negovanou výstupní svorku Φ klopného obvodu a je připojená k vstupní svorce 83 hradla 8. Vstupní svorka 73 hradla 7 je spojena s výstupní svorkou 41 hradla 4 a vstupní svorkou 32 hradla j3. Vstupní svorka 12 hradla 1 tvoří vstupní svorku D klopného obvodu. Vstupní svorka 53 hradla 5 spojená se vstupní svorkou 43 hradla 4 tvoří hodinovou svorku C klopného obvodu. Hradlo 1 je elektricky shodné s hradlem 4 nebo je hradlo 1 modifikované na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než hradlo 4. Hradlo 1 s hradlem 4 topologicky sousedí. Zemní svorka 46 hradla 4 je připojena na stejnou zemní sběrnici jako zemní svorka 14 hradla 1.5. The gate output terminal 51 is coupled to the gate input terminal 42, the gate input terminal 63, and the gate input terminal 82. The output terminal 81 forms a direct flip-flop output terminal Q and is connected to the gate input terminal 72. The output terminal The gate gate 71 forms a negated flip-flop output terminal a and is connected to the gate gate input terminal 83. The gate gate input terminal 73 is connected to the gate gate output terminal 41 and the gate gate input terminal 32. The input terminal 12 of the gate 1 forms the input terminal D of the flip-flop. Gate input terminal 53 connected to gate input terminal 43 forms a flip-flop clock terminal C. Gate 1 is electrically identical to gate 4 or gate 1 is modified to a higher delay value at the transition to a low level than gate 4. Gate 1 is topologically adjacent to gate 4. The ground terminal 46 of the gate 4 is connected to the same ground bus as the ground terminal 14 of the gate 1.

Část klopného obvodu na obrázku 2a s hradly ji až 8 pracujePart of the flip-flop in Figure 2a operates with gates up to 8

240 802 stejně jako známý klopný obvod typu D vzorkovaný čelem hodinového impulsu, který je obsažen dvakrát v MH7474. Mezi vstupem dat a,svorkou 21, která odpovídá datovému vstupu známého klopného obvody jsou zařazena dvě hradla JL, 2, která zajišťují, že potřeb ná hodnota přesahu signálu na vstupu D oproti čelu hodinového impulsu je nulová nebo snížená. Z rozboru dynamických vlastností klopného obvodu a obr. 2b vyplývá, že pro nulový přesah vstup ního signálu platí podmínky ^PHLl min ^{+ t}PLH2 min ~ ^ťPHL4 max tpLHl min ^{+ t}PHL2 min ^{+ ť}PLH3 min ~ max, kde t_DUt je zpoždění hradla při přechodu výstupu na úroveň L, ***ŤAj tpL_H je zpoždění hradla při přechodu výstupu na úroveň H. Čísla v indexu určují hradlo^ o jehož zpoždění se jedná. Zajistíme-li, že zpoždění signálu t_pHL na hradlech 1 a 4 jsou stejná a zpoždění t_pHL na hradlech 2 a 5 jsou stejná, budou podmínky pro nulový přesah splněny. Stejná zpoždění se dosáhnou tím, že obě hradla každé dvojic^ například 1, 4,budou elektricky shodná, umístíme je do topologicky sousedních pozic a připojíme na stejnou zemní a napájecí sběrnici.240,802 as well as the known type D flip-flop sampled by the face of the clock pulse, which is contained twice in MH7474. Between the data input and the terminal 21, which corresponds to the data input of the known flip-flop, there are two gates J1, 2, which ensure that the necessary value of the signal interference at input D relative to the clock pulse front is zero or reduced. The analysis of the flip-flop dynamic characteristics and Fig. 2b shows that for the zero input signal interference the conditions ^ PHL1 min ^{+ t} PLH2 min ~ ^ť PHL4 max tpLHl min ^{+ t} PHL2 min ^{+ ť} PLH3 min ~ max, where t _DUt is the delay The gate in the transition to the L-level. *** AAj tpL _H is the gate delay in the transition to the H-level. The numbers in the index indicate the gate ^ whose delay it is. If we _assure that the delays of the _pHL signal at gates 1 and 4 are the same and the delays t of _pHL at gates 2 and 5 are equal, the zero interference conditions will be met. The same delays are achieved by having the two gates of each pair 4, for example 1, 4, electrically identical, placing them in topologically adjacent positions and connecting them to the same ground and power bus.

Pojem elektricky shodná hradla znamená, že obě hradla jsou vytvořena ze součástek stejných elektrických vlastností, například tranzistorů o stejném tvaru a geometrických rozměrech, rezistorů se stejnou hodnotou odporu a podobně. Hradla topologicky sousedí, když jsou na čipu vedle sebe, přičemž mezi nimi může procházet napájecí sběrnice, zemní sběrnice a signální spoje. Na zpoždění hradel má vliv ještě jejich zatěžovací kapacita. Pokud je klopný obvod vytvořen jako funkční celek z několika topologicky sousedních hradel, jak bývá zvykem, je vliv rozdílu zatěžovací kapacity hradel 1, 4 a 2, 5 na zpoždění těchto hradel zanedbatelný. Připojením hradel, která topologicky sousedí, na stejnou zemní sběrnici je pro obě hradla zajištěn stejný potenciál zemní svorky. Připojením hradel, která topologicky sousedí, na stejnou napájecí sběrnici je pro obě hradla zajištěn stejný potenciál napájecí svorky Zemních i napájecích svorek hradla může být několik, všechny rozhodující o zpoždění musí být při· pojeny na stejnou sběrnici. Hradla 1, 2 mohou být libovolná in7The term electrically identical gates means that both gates are made up of components of the same electrical properties, for example transistors of the same shape and geometric dimensions, resistors with the same resistance value, and the like. The gates are adjacent topologically when they are side by side on the chip, with power buses, terrestrial buses and signal links running between them. The gate delay is also influenced by their loading capacity. If the flip-flop is formed as a functional unit from several topologically adjacent gates, as is customary, the influence of the load capacity difference of gates 1, 4 and 2, 5 on the delay of these gates is negligible. By connecting gates that are topologically adjacent to the same ground bus, the same ground terminal potential is ensured for both gates. By connecting gates that are topologically adjacent to the same power bus, the same potential of the power terminal is ensured for both gates. There may be several ground and power gate terminals, all decisive for delay must be connected to the same bus. The gates 1, 2 may be any in7

240 802 vertující hradla - invertory, hradla NAND, NOR, AND-NQR.240 802 vertical gates - inverters, NAND, NOR, AND-NQR gates.

Někdy může být výhodné hradla 1 nebo 2 modifikovat na vyšší zpoždění tpftL ^a snížit hodnotu přesahu vstupního signálu, Příkladem takové úpravy hradla 1 v provedení STTL je vypuštění výstupních omezovačích Schottkyho diod 97, 98 nebo rezístoru 95. jak je naznačeno na obr* 3, snížení hodnoty odporu rezistoru 96 a podobně.Sometimes it may be advantageous to modify the gates 1 or 2 to a higher delay tpftL ^and reduce the input signal interference. An example of such an STTL gate 1 modification is the deletion of the Schottky diode output limiters 97, 98 or resistor 95. As indicated in FIG. resistance values of resistor 96 and the like.

V některých případech není nutné, aby zpoždění hradla 2 a hradla 5 bylo stejné. Vyplývá to z toho, že minimální zpoždění klopného obvodu na obr. la nebo 2a mezi čelem hodinového impulsu a výstupem Q při přechodu výstupu na úroveň L ^HLÍC-QUin ^{= t}PHDř min ^{+ l}PLH7 min ⁺ ^HLe min.In some cases, it is not necessary for the delay of gate 2 and gate 5 to be the same. This results from the minimum latency of the flip-flop in Fig. 1a or 2a between the clock pulse face and the output Q when the output goes to L ^ HL-QUin ^{= t} PHDr min ^{+ 1} PLH7 min ⁺ ^ HLe min.

Obdobný vztah platí i pro minimální zpoždění na výstup Q. Při změně úrovně L na H na vstupu D není pro přímé propojení klopných obvodů nutný nulový přesah vstupního signálu, ale postačí dodržet podmínku sníženého přesahu *ΡΙ.Η4 min ^{+ 1}ΡίΗ7 min ⁺ min ^{+ 1}ΡΙ>Η1 min ⁺ ⁺ tpHLS min ^{+ 1}ΡίΗ3 min - ^tPHL5 max Zanedbáme-li rozdíl zpoždění při přechodu výstupu na úroveň H a L, potom musí platit 6 t_{Q min} — t_{Q max}· V takových případech nemusí být hradla 2 a 5 elektricky shodná a hradlo 2 lze zjednodušit. To může být výhodné zvláště v tom případě,obsahuje-li buňka hradlového pole některé součástky navíc. Například obsahuje-li buňka hradlového pole STTL součástky pro dvě hradla a jeden tranzistor, lze hradla 1, 2 zapojit jako hradlo AND plně znázorněné na obr. 3, takže klopný obvod podle vynálezu je složen pouze ze tří a jedné poloviny buňky, to je sedmi hradel hradlového pole.A similar relationship applies for the minimum delay on the output Q. When the change of level L to H at the D input is not for direct connection of flip-flops required is zero overlap of the input signal, but is sufficient to fulfill the requirement of reduced interference ΡΙ.Η4 * min ^{+ 1} ΡίΗ7 min ⁺ min ^{+ 1} ΡΙ> Η1 min ⁺ ⁺ tpHLS min ^{+ 1} ΡίΗ3 min - ^t PHL5 max If we neglect the difference in the output transition to H and L levels, then 6 t _{Q min} - t _{Q max} · In such cases the gates need not be 2 and 5 electrically identical and gate 2 can be simplified. This may be particularly advantageous if the gate array cell contains some extra components. For example, if the STTL gate array cell contains components for two gates and one transistor, the gates 1, 2 can be connected as an AND gate fully shown in FIG. 3, so that the flip-flop of the invention is composed of only three and one half cells, i.e. seven gates of the gate field.

V případě, že odpor nebo indukčnost napájecí či zemní sběrnice jsou tak velké, že i napětový úbytek mezi sousedními hradly připojenými ke stejné sběrnici může ovlivnit jejich zpoždění, je nutné navrhnout propojení klopného obvodu tak, aby délka úseku na zemní sběrnici mezi zemními svorkami hradel JL, 4 a 2, £> a délka úseku na napájecí sběrnici mezi napájecími svorkami hradelIf the resistance or inductance of the power or ground bus is so large that even the voltage drop between neighboring gates connected to the same bus can affect their delay, it is necessary to design the flip-flop circuit so that the length of the earth bus section 4 and 2, and the length of the section on the power bus between the power supply terminals of the gates

1, 4,eventuálně 2, 5,byla co nejkratší. Výhodné je, když úsek1, 4, or 2, 5 was as short as possible. Preferably, the stretch

- 8 240 802 na zemní sběrnici mezi zemní svorkou 46 hradla 4 a zemní svorkou 14 hradla 1 je menší než délka úseku na zemní sběrnici mezi zemní svorkou 46 hradla 4 a zemní svorkou kteréhokoliv jiného hradla 2 až 8.8 240 802 on the ground bus between gate 4 ground terminal 46 and gate 1 ground terminal 14 is less than the length of the ground bus section between gate 4 ground terminal 46 and any other gate 2 to 8 ground terminal.

Na obr. 4 je znázorněn klopný obvod typu D podle vynálezu vybavený řídícím vstupem M a dalším vstupem D2. Zapojení se od zapojení na obr. 2a liší pouze tím, že je použito negačně součtově - součinové hradlo l^jehož vstupní svorka 12 tvoří vstupní svorku Dl, klopného obvodu, vstupní svorka 16 tvoří vstup ní svorku D2. Vstupní svorka 17 je spojena s výstupem 91 invertoru 9,jehož vstupní Bvorka 92 je spojena se vstupní svorkou 15 hradla £ a tvoří řídící svorku M klopného obvodu.FIG. 4 shows a D-type flip-flop according to the invention equipped with a control input M and a further input D2. The wiring differs from the wiring in Fig. 2a only in that a negative-sum gate 10 is used whose input terminal 12 forms the input terminal D1 of the flip-flop circuit, the input terminal 16 forms the input terminal D2. The input terminal 17 is connected to the output 91 of the inverter 9, whose input terminal 92 is connected to the input terminal 15 of the gate 6 and forms the control terminal M of the flip-flop.

Klopný obvod v této úpravě může sloužit jako klopný obvod typu D se dvěma nezávislými vstupními signály, z nichž jeden lze využít například k propojení do posuvného registru pro diagnostic ké účely. Další možností je vytvoření klopného obvodu s možností podmíněného taktování. V tom případě se propojí výstup Q například na vstup D2, vstup M se stává podmínkovým vstupem. Hradlo 1 může mít i více součtových sekcí, například tři. Potom je možné vytvořit třeba klopný obvod s podmíněným taktováním a dvěma nezávislými vstupními signály.The flip-flop in this arrangement can serve as a D-flip-flop with two independent input signals, one of which can be used, for example, to connect to a shift register for diagnostic purposes. Another possibility is to create a flip-flop with conditional clocking. In this case, output Q is connected, for example, to input D2, input M becomes a conditional input. The gate 1 may also have multiple sum sections, for example three. Then it is possible to create a flip-flop with conditional clocking and two independent input signals.

Claims

SUBJECT OF THE INVENTION

Type D flip-flop circuit with zero or reduced interference, characterized in that the output terminal (11) of the first gate (1) is connected to the input terminal (22) of the second gate (2), the output terminal (21) of which is connected to the first an input terminal (33) of a third gate (3) whose output terminal (31) is connected to a first input terminal (44) of the fourth gate (4) and a first input terminal (62) of the sixth gate (6) whose output terminal (61) ) is connected to the first input terminal (52) of the fifth gate (5), the output terminal (51) of which is connected to the second input terminal (42) of the fourth gate (4) and the second input terminal (63) of the sixth gate (6) an input terminal (82) of the eighth gate (8) whose output terminal (81) forms the direct output terminal Q of the flip-flop and is connected to the first input terminal (72) of the seventh gate (7) whose output terminal (71) forms the negated output terminal (TJ) flip-flop and is connected to the second input terminal (83) of the eighth gate (8) and the second input terminal (73) of which is connected to the output terminal (41) of the fourth gate (4) and the second input terminal (32) of the third gate (3); (1) forms a flip-flop input terminal (D), a second input (53) of the fifth gate (5) connected to a third input terminal (43) of the fourth gate (4) forms a flip-flop clock terminal (C) wherein the first gate (1) is electrically identical to the fourth gate (4) or the first gate (1) is modified to a higher exit delay time than the fourth lo (4) adjacent to it topologically, and the fourth gate ground terminal (46) ( 4) is connected to the same ground bus as the ground terminal (14) of the first gate (1).

Type D flip-flop with zero or reduced overlap, characterized in that the power terminal (45) of the fourth gate (4) is connected to the same power bus as the power terminal (13) of the first gate (1).

240 802

3. A flip-flop Dpdle of point lj, characterized in that the second gate (2) is electrically identical to the fifth gate (5) or the second gate (2) is modified to a higher exit delay time than the fifth gate (5). with which the topological neighbor 4 and the ground terminal (55) of the fifth gate (5) are connected to the same ground bus as the ground terminal (24) of the second gate (2).

A Type D flip-flop with zero or reduced overhang according to point lj, characterized in that the length of the ground bus section between the ground terminal (46) of the fourth gate (4) and the ground terminal (14) of the first gate (1) is less than a ground bus between the ground terminal (46) of the fourth gate (4) and the ground terminal of any other gate (2 to 8).

D-type flip-flop with zero or reduced overlap at point lj, characterized in that the first gate (1) is a negative sum-product gate whose first input terminal (12) of the first sum section forms the first flip-flop input terminal (D1), the first the input terminal (16) of the second sum section forms the second input terminal (D2) of the flip-flop and the second input terminal (17) of the second sum section is connected to the output (91) of the inverter (9) whose input terminal (92) is connected to the second input a terminal (15) of the first summing section of the first gate (1) and forms a flip-flop control terminal (M).