CS240802B1

CS240802B1 - Type D flip-flop with zero or reduced overlap

Info

Publication number: CS240802B1
Application number: CS841205A
Authority: CS
Inventors: Eduard Kottek
Original assignee: Eduard Kottek
Priority date: 1984-02-22
Filing date: 1984-02-22
Publication date: 1986-03-13
Also published as: CS120584A1

Abstract

Jednofázový klopný obvod typu D, který umožňuje spolupráci s jinými klopnými obvody stejného druhu i při rozptylu zpoždění hradel způsobeném nedokonalým systémem rozvodu země a napájecího napětí Přímé propojení výstupů na vstup D umož ňuje nulový nebo snížený přesah klopného obvodu. Nulový nebo snížený přesah se dosáhne tím, že klopný obvod má v cestě datového signálu dvě invertující hradla, jejichž zpoždění je stejné nebo větší než zpoždění hradel určujících hodnotu přesahu. Stejného zpoždění hradel je dosaženo tím, že hradla topologicky sousedí a jsou připojena'na stejný zemní a napájecí potenciál.A single-phase D-type flip-flop that allows cooperation with other flip-flops of the same type even with gate delay dispersion caused by an imperfect ground and supply voltage distribution system. Direct connection of the outputs to the D input allows zero or reduced overlap of the flip-flop. Zero or reduced overlap is achieved by the flip-flop having two inverting gates in the data signal path, the delay of which is equal to or greater than the delay of the gates determining the overlap value. The same gate delay is achieved by the gates being topologically adjacent and connected to the same ground and supply potential.

Description

Předmětem vynálezu je klopný obvod, který umožňuje spolupráci s jinými klopnými obvody stejného druhu i při rozptylu zpoždění hradel způsobeném nedokonalým systémem rozvodu země a napájecího napětí. Tento problém vzniká například při realizaci logických obvodů na hradlových polích.The subject of the invention is a flip-flop that enables cooperation with other flip-flops of the same type even with gate delay dispersion caused by an imperfect ground and supply voltage distribution system. This problem arises, for example, when implementing logic circuits on gate arrays.

Klopné obvody dodávané jako obvody malé a střední integrace mají i přes rozptyl dynamických parametrů, mezi čipy vyráběnými v různých obdobích, na různých plátcích, různými výrobci, zajištěnu vzájemnou spolupráci díky definici dynamických parametrů a jejich kontrole při měření u výrobce. Například klopné obvody typu D vzorkované čelem hodinového impulsu, zobrazené na obr. la, které jsou dva v integrovaném obvodu MH7474, mají zajištěnou vzájemnou spolupráci i při přímém propojení výstupů Q na datové vstupy D. Uvažujeme-li nulový rozptyl čela hodinových impulsů mezi klopnými obvody, pak musí platit podle ^lb ‘hold max — ‘pD(C-Q)min* ^kde ‘hold ->^e P^{řesah si}«^áluna vstupu D proti celu hodinového impulsu, ^tpu(c«Q) J^e zpoždění signálu mezi hodinovým vstupem C a výstupem Q, respektive U. Zanedbáme-li v prvním přiblížení rozdíl zpoždění signálu na hradle při přechodu výstupu na nízkou úroveň L nebo vysokou úroveň H a označíme-li zpoždění hradla NAND ίθ pak z rozboru funkce klopného obvodu vyplývá, že t_{hold maJ[} = ίθ _Μχ, ‘pD(C-Q) min = ^2t0 min· ^{takže musel}° P¹“““· ^ža ‘o max~^2t0 min Při správném návrhu je rozptyl čela hodinových impulsů na čipu zanedbatelný. Rozptyl zpoždění hradel na jednom čipu vyhovuje uvedenému vztahu, pokud je na čipu dokonalý rozvod země a napájení bez napěťových úbytků, které mohou ovlivnit hodnoty zpoždění hradel. U hradlových polí jsou hradla sestavena v pravoúhlé matici buď jednotlivě, nebo sdružená do buněk. Řádky nebo sloupceFlip-flops supplied as small and medium integration circuits have, despite the dispersion of dynamic parameters, mutual cooperation between chips manufactured in different periods, on different wafers, and by different manufacturers, ensured thanks to the definition of dynamic parameters and their control during measurements at the manufacturer. For example, the D-type flip-flops sampled by the edge of the clock pulse, shown in Fig. 1a, of which there are two in the MH7474 integrated circuit, have guaranteed mutual cooperation even when the outputs Q are directly connected to the data inputs D. If we consider zero dispersion of the edge of the clock pulses between the flip-flops, then according to ^lb 'hold max — 'pD(CQ)min* must hold ^where 'hold -> ^e P ^{is the signal} « ^span at the input D against the edge of the clock pulse, ^t pu(c«Q) ^is the signal delay between the clock input C and the output Q, respectively U. If we neglect in the first approximation the difference in the signal delay at the gate when the output transitions to a low level L or a high level H and if we denote the delay of the NAND gate ίθ, then from the analysis of the flip-flop function it follows that t _{hold maJ[} = ίθ _Μχ , 'pD(CQ) min = ^2t 0 min· ^{so it had to} ° P ¹ “““· ^ža 'o max~ ^2t 0 min With proper design, the clock front dispersion on the chip is negligible. The gate delay dispersion on a single chip satisfies the above relationship if the chip has perfect ground and power distribution without voltage drops that can affect the gate delay values. In gate arrays, the gates are assembled in a rectangular matrix either individually or grouped into cells. Rows or columns

240 802 buněk či hradel jsou napájeny ze sítě širších spojů - napájecích a zemních sběrnic. Hradla, připojená na různé zemní a napájecí sběrnice, kterými protékají různé napájecí proudy, pak mohou pracovat při odlišném zemním a napájecím potenciálu, což může ovlivnit jejich hodnoty zpoždění. Vlastnosti rozvodu země a napájení závisí na odporu a indukčnosti napájecích sběrnic.The 240,802 cells or gates are powered by a network of wider connections - power and ground buses. Gates connected to different ground and power buses, through which different power currents flow, can then operate at different ground and power potentials, which can affect their delay values. The properties of the ground and power distribution depend on the resistance and inductance of the power buses.

U hradlových polí s rozvodem země a napájení bez napěťových úbytků, které by mohly ovlivnit hodnoty zpoždění, výrobci používají klopné obvody s jednoíázovými hodinovými impulsy a výhodnými dynamickými vlastnostmi. Pro klopné obvody typu D vychází, podle obr. lb, doba periody hodinových impulsů T ~ 5ίθ + t^ , kde t^ je zpoždění hradel zapojených mezi výstup Q a vstup D.For gate arrays with ground and power distribution without voltage drops that could affect the delay values, manufacturers use flip-flops with single-phase clock pulses and advantageous dynamic properties. For D-type flip-flops, according to Fig. lb, the clock pulse period time T ~ 5θθ + t^ , where t^ is the delay of the gates connected between the Q output and the D input.

Pokud se nepodaří na hradlovém poli realizovat rozvod země a napájení bez napěťových úbytků ovlivňujících rozptyl hodnot zpoždění hradel, je možné použít dvoufázový nebo vícefázový rozvod hodinových impulsů. Dvoufázové klopné obvody pracují spolehlivě i pro libovolně malá zpoždění hradel a libovolně porušené hrany hodinových impulsů. Správnou funkci zajistí odpovídající nastavení šířky, opakovači periody a fázového odstupu hodinových impulsů. Jejich nevýhodou je nutnost dvoufázového rozvodu hodinových impulsů, který komplikuje propojení a zabírá signální vývody hradlového pole. Další nevýhodou je vyšší doba periody pro dané t^ a větší počet potřebných hradel. Například pro dvoufázové klopné obvody firmy IBM s logickými obvody mezi fázemi C2 a Cl platí T > 7t_Q + t. a klopný obvod, se .skládá z .devíti hradel, pro dvoufázové klopné obvody p od 1 ΓIf it is not possible to implement the ground and power distribution on the gate array without voltage drops affecting the dispersion of gate delay values, it is possible to use a two-phase or multi-phase distribution of clock pulses. Two-phase flip-flops work reliably even for arbitrarily small gate delays and arbitrarily broken clock pulse edges. Correct function is ensured by appropriate settings of the width, repetition period and phase spacing of the clock pulses. Their disadvantage is the necessity of a two-phase distribution of clock pulses, which complicates the connection and occupies the signal pins of the gate array. Another disadvantage is the higher period time for a given t^ and a larger number of gates required. For example, for two-phase flip-flops from IBM with logic circuits between phases C2 and Cl, T > 7t _Q + t holds. and the flip-flop consists of nine gates, for two-phase flip-flops p from 1 Γ

T 6t_Q + t^ a klopný obvod se skládá z osmi hradel. Dynamické parametry vícefázových klopných obvodů se dále zhoršují tolerancemi nastavení a zpoždění jednotlivých fází hodinových impulsů.T 6t _Q + t^ and the flip-flop consists of eight gates. The dynamic performance of multi-phase flip-flops is further degraded by the timing and delay tolerances of the individual phases of the clock pulses.

Nevýhody vícefázových klopných obvodů odstraňuje použití jednofázových klopných obvodů typu D vzorkovaných čelem hodinového impulsu v kombinaci s klopnými obvody typu D podle vynálezu, které se vyznačují nulovým nebo sníženým přesahem vstupníhoThe disadvantages of multi-phase flip-flops are eliminated by the use of single-phase D-type flip-flops sampled by the edge of the clock pulse in combination with the D-type flip-flops according to the invention, which are characterized by zero or reduced input overshoot.

- 3 240 802 signálu. Pokud napěťové úbytky na rozvodu zvyšují rozptyl hodnot zpoždění hradel, lze vždy stanovit minimální počet logických stupňů k mezi dvěma klopnými obvody pracujícími synchronně se společnými hodinovými impulsy tak, aby byl dodržen přesah vstupního signálu. Zpoždění k logických stupňů t_L = kt_Q mění podmínku vzájemné spolupráce na vztah tg _raax— _mj_n (^{2 +} k) · Znamená to, že pokud bude mezi dvěma klopnými obvody minimálně k hradel za sebou, například čtyři, lze použít známé klopné obvody typu D vzorkované čelem hodinového impulsu, které se sklá dají z šesti hradel. Doba periody hodinových impulsů Τ > 5ίθ + t_L umožňuje využít maximální počet logických stupňů mezi dvěma klopnými obvody. V případě, že je mezi klopnými obvody v některé větvi méně než k logických stupňů, může se doplnit počet stupňů na k nebo se na místě druhého klopného obvodu použi je klopný obvod typu D s nulovým nebo sníženým přesahem vstupního signálu. Klopný obvod typu D s nulovým nebo sníženým přesahem vstupního signálu obsahuje o jedno až dvě hradla více a má větší hodnotu předstihu vstupního signálu t_ge^ . K omezení doby periody hodinových impulsů však nedochází, protože klopný obvod s nulovým nebo sníženým přesahem vstupního signálu se používá jen tehdy, když je předřazeno méně než k logických stupňů a zpoždění ktQ bývá podstatně menší než doba periody hodinových impulsů T.- 3 240 802 signal. If voltage drops on the distribution increase the dispersion of gate delay values, it is always possible to determine the minimum number of logic stages k between two flip-flops operating synchronously with common clock pulses so that the overlap of the input signal is maintained. The delay k of logic stages t _L = kt _Q changes the condition of mutual cooperation to the relation tg _raax — _m j _n ( ^{2 +} k) This means that if there are at least k gates in a row between two flip-flops, for example four, the known D-type flip-flops sampled by the edge of the clock pulse, which consist of six gates, can be used. The period of the clock pulses Τ > 5ίθ + t _L allows the maximum number of logic stages between two flip-flops to be used. If there are fewer than k logic stages between the flip-flops in a branch, the number of stages can be increased to k or a D-type flip-flop with zero or reduced input signal overlap can be used instead of the second flip-flop. A D-type flip-flop with zero or reduced input signal overlap contains one to two more gates and has a larger input signal lead time t _ge ^ . However, there is no limitation on the clock pulse period time, because a flip-flop with zero or reduced input signal overlap is used only when there are fewer than k logic stages in advance and the delay ktQ is usually significantly smaller than the clock pulse period time T.

Podstata klopného obvodu typu D s nulovým nebo sníženým přesahem vstupního signálu spočívá v tom, že výstupní svorka prvního hradla je spojena se vstupní svorkou druhého hradla, jehož výstupní svorka je spojena s první vstupní svorkou třetího hradla, jehož výstupní svorka je spojena s první vstupní svorkou čtvrtého hradla a s první vstupní svorkou šestého hradla, jehož výstupní svorka je spojena s první vstupní svorkou pátého hradla, jehož výstupní svorka je spojena s druhou vstupní svorkou čtvrtého hradla a druhou vstupní svorkou šestého hradla a první vstupní svorkou osmého hradla, jehož výstupní svorka tvoří přímou výstupní svorku klopného obvodu a je připojena k první vstupní svorce sedmého hradla jehož výstupní svorka tvoří negovanou výstupní svorku klopného obvodu a je připojena k druhé vstupní svorce osmého hradla a jehož druhá vstup- 4 240 802 ní svorka je spojena s výstupní svorkou čtvrtého hradla a s druhou vstupní svorkou třetího hradla, dále vstupní svorka prvního hradla, tvoří vstupní svorku klopného obvodu, druhá vstupní svor ka pátého hradla spojená s třetí vstupní svorkou čtvrtého hradla tvoří hodinovou svorku klopného obvodu, přičemž první hradlo je elektricky shodné se čtvrtým hradlem nebo je první hradlo modifikované na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než čtvrté hradlo, se kterým topologicky sousedí a zemní svorka čtvrtého hradla je připojena na stejnou zemní sběrnici jako zemní svorka prvního hradla. Rovněž může být napájecí svorka čtvrtého hradla připojena na stejnou napájecí sběrnici jako napájecí svorka prvního hradla. Dále může být druhé hradlo elektricky shodné s pátým hradlem nebo je druhé hradlo modifikováno na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než páté hradlo, s kterým topologicky sousedí a zemní svorka pátého hradla je připojena na stejnou zemní sběrnici jako zemní svorka druhého hradla. V jiném případě může být délka úseku na zemní sběrnici mezi zemní svorkou čtvrtého hradla a zemní svorkou prvního hradlo menší než délka úseku na zemní sběrnici mezi zemní svorku čtvrtého hradla a zemní svorkou kteréhokoliv jiného hradla. V jiném provedení může být první hradlo negační součtově - součinové hradlo, jehož první vstupní svorka první součtové sekce tvoří první vstupní svorku klopného obvodu, první vstupní svorka druhé součtové sekce tvoří druhou vstupní svorku klopného obvodu a druhá vstupní svorka druhé součtové sekce je spojena s výstupem invertoru, jehož vstupní svorka je spojena s druhou vstupní svorkou první součtové sekce prvního hradla a tvoří řídicí svorku klopného obvodu.The essence of a D-type flip-flop with zero or reduced input signal overlap is that the output terminal of the first gate is connected to the input terminal of the second gate, whose output terminal is connected to the first input terminal of the third gate, whose output terminal is connected to the first input terminal of the fourth gate and to the first input terminal of the sixth gate, whose output terminal is connected to the first input terminal of the fifth gate, whose output terminal is connected to the second input terminal of the fourth gate and the second input terminal of the sixth gate and the first input terminal of the eighth gate, whose output terminal forms a direct output terminal of the flip-flop and is connected to the first input terminal of the seventh gate, whose output terminal forms a negated output terminal of the flip-flop and is connected to the second input terminal of the eighth gate, and whose second input terminal is connected to the output terminal of the fourth gate and to the second input terminal of the third gate, further the input terminal of the first gate, forms the input terminal of the flip-flop circuit, the second input terminal of the fifth gate connected to the third input terminal of the fourth gate forms the clock terminal of the flip-flop circuit, the first gate being electrically identical to the fourth gate or the first gate being modified to have a higher output low-level delay than the fourth gate with which it is topologically adjacent and the ground terminal of the fourth gate being connected to the same ground bus as the ground terminal of the first gate. The power supply terminal of the fourth gate may also be connected to the same power supply bus as the power supply terminal of the first gate. Furthermore, the second gate may be electrically identical to the fifth gate or the second gate being modified to have a higher output low-level delay than the fifth gate with which it is topologically adjacent and the ground terminal of the fifth gate being connected to the same ground bus as the ground terminal of the second gate. In another case, the length of the ground bus section between the ground terminal of the fourth gate and the ground terminal of the first gate may be less than the length of the ground bus section between the ground terminal of the fourth gate and the ground terminal of any other gate. In another embodiment, the first gate may be a negative sum-product gate, the first input terminal of the first summing section of which forms the first input terminal of the flip-flop, the first input terminal of the second summing section of which forms the second input terminal of the flip-flop, and the second input terminal of the second summing section is connected to the output of an inverter, the input terminal of which is connected to the second input terminal of the first summing section of the first gate and forms the control terminal of the flip-flop.

Výhodou řešení podle vynálezu je, že vyžaduje pouze jednofázové hodinové impulsy, čímž se zjednoduší rozvod hodinových impulsů a zmenší počet obsazených vývodů integrovaného obvodu. Systém s jednofázovým rozvodem hodin na hradlových polích je plně kompatibilní se systémem používajícím standardní integrované obvody, nevyžaduje generátor vícefázových hodin. Tato výhoda se uplatni zvláště v těch případech, kdy se hradlovým polem nahrazuje pouze část stávajícího systému složená převážně z obvodů malé integrace nebo když je neekonomické v novém systémuThe advantage of the solution according to the invention is that it requires only single-phase clock pulses, which simplifies the distribution of clock pulses and reduces the number of occupied pins of the integrated circuit. A system with single-phase clock distribution on gate arrays is fully compatible with a system using standard integrated circuits, and does not require a multi-phase clock generator. This advantage is particularly useful in cases where only a part of an existing system consisting mainly of small-scale integration circuits is replaced by a gate array or when it is uneconomical in a new system

- 5 240 802 nevyužít standardních obvodů střední a velké integrace. U jednorázového systému lze také dosáhnout lepších dynamických parametrů a úspory celkového počtu hradel.- 5 240 802 not to use standard medium and large integration circuits. In a one-time system, better dynamic parameters and savings in the total number of gates can also be achieved.

Dva příklady klopného obvodu podle vynálezu jsou znázorněny na připojených výkresech. Na obr. la je propojení dvou známých klopných obvodů typu D vzorkovaných čelem hodinového impulsu, na obr. lb je časový diagram zapojení. Na obr.Two examples of a flip-flop circuit according to the invention are shown in the accompanying drawings. Fig. 1a shows the connection of two known D-type flip-flop circuits sampled by the edge of a clock pulse, Fig. 1b shows a timing diagram of the connection. Fig.

2a je zapojení klopného obvodu typu D podle vynálezu a na obr.2a is a circuit diagram of a D-type flip-flop according to the invention, and in FIG.

2b jeho časový diagram. Na obr. 3 je znázorněno jedno z možných zapojení dvou invertorů za sebou v provedení STTL. Na obr. 4 je zapojení klopného obvodu podle vynálezu vybaveného řídící svorkou M.2b its timing diagram. Fig. 3 shows one of the possible connections of two inverters in series in the STTL design. Fig. 4 shows the connection of a flip-flop circuit according to the invention equipped with a control terminal M.

Klopný obvod typu Dna obr. 2a se skládá ze dvou invertorů a šesti negačních součinových hradel, která jsou zapojena tak, že výstupní svorka 11 hradla 1 je spojena se vstupní svorkou 32 hradla 2. Jeho výstupní svorka 21 je spojena se vstupní svorkou 33 hradla 3^. Výstupní svorka 31 hradla ji je spojena se vstupní svorkou 44 hradla 4 a se vstupní svorkou 62 hradla (5.The flip-flop of type Dna of Fig. 2a consists of two inverters and six negation product gates, which are connected so that the output terminal 11 of gate 1 is connected to the input terminal 32 of gate 2. Its output terminal 21 is connected to the input terminal 33 of gate 3^. The output terminal 31 of gate ji is connected to the input terminal 44 of gate 4 and to the input terminal 62 of gate (5.

Jeho výstupní svorka 61 je spojena se vstupní svorkou 52 hradlaIts output terminal 61 is connected to the input terminal 52 of the gate

5. Výstupní svorka 51 hradla je spojena se vstupní svorkou 42 hradla 4, se vstupní svorkou 63 hradla 6 a vstupní svorkou 82 hradla 8. Výstupní svorka 81 tvoří přímou výstupní svorku Q klopného obvodu a je připojena ke vstupní svorce 72 hradla 7. Výstupní svorka 71 hradla 7 tvoří negovanou výstupní svorku Φ klopného obvodu a je připojená k vstupní svorce 83 hradla 8. Vstupní svorka 73 hradla 7 je spojena s výstupní svorkou 41 hradla 4 a vstupní svorkou 32 hradla j3. Vstupní svorka 12 hradla 1 tvoří vstupní svorku D klopného obvodu. Vstupní svorka 53 hradla 5 spojená se vstupní svorkou 43 hradla 4 tvoří hodinovou svorku C klopného obvodu. Hradlo 1 je elektricky shodné s hradlem 4 nebo je hradlo 1 modifikované na vyšší hodnotu zpoždění při přechodu výstupu na nízkou úroveň než hradlo 4. Hradlo 1 s hradlem 4 topologicky sousedí. Zemní svorka 46 hradla 4 je připojena na stejnou zemní sběrnici jako zemní svorka 14 hradla 1.5. The output terminal 51 of the gate is connected to the input terminal 42 of the gate 4, to the input terminal 63 of the gate 6 and to the input terminal 82 of the gate 8. The output terminal 81 forms the direct output terminal Q of the flip-flop and is connected to the input terminal 72 of the gate 7. The output terminal 71 of the gate 7 forms the negated output terminal Φ of the flip-flop and is connected to the input terminal 83 of the gate 8. The input terminal 73 of the gate 7 is connected to the output terminal 41 of the gate 4 and the input terminal 32 of the gate j3. The input terminal 12 of the gate 1 forms the input terminal D of the flip-flop. The input terminal 53 of the gate 5 connected to the input terminal 43 of the gate 4 forms the clock terminal C of the flip-flop. Gate 1 is electrically identical to gate 4, or gate 1 is modified to have a higher output low-level delay than gate 4. Gate 1 is topologically adjacent to gate 4. Ground terminal 46 of gate 4 is connected to the same ground bus as ground terminal 14 of gate 1.

Část klopného obvodu na obrázku 2a s hradly ji až 8 pracujeThe flip-flop part in Figure 2a with gates ji to 8 operates

240 802 stejně jako známý klopný obvod typu D vzorkovaný čelem hodinového impulsu, který je obsažen dvakrát v MH7474. Mezi vstupem dat a,svorkou 21, která odpovídá datovému vstupu známého klopného obvody jsou zařazena dvě hradla JL, 2, která zajišťují, že potřeb ná hodnota přesahu signálu na vstupu D oproti čelu hodinového impulsu je nulová nebo snížená. Z rozboru dynamických vlastností klopného obvodu a obr. 2b vyplývá, že pro nulový přesah vstup ního signálu platí podmínky ^PHLl min ^{+ t}PLH2 min ~ ^ťPHL4 max tpLHl min ^{+ t}PHL2 min ^{+ ť}PLH3 min ~ max, kde t_DUt je zpoždění hradla při přechodu výstupu na úroveň L, ***ŤAj tpL_H je zpoždění hradla při přechodu výstupu na úroveň H. Čísla v indexu určují hradlo^ o jehož zpoždění se jedná. Zajistíme-li, že zpoždění signálu t_pHL na hradlech 1 a 4 jsou stejná a zpoždění t_pHL na hradlech 2 a 5 jsou stejná, budou podmínky pro nulový přesah splněny. Stejná zpoždění se dosáhnou tím, že obě hradla každé dvojic^ například 1, 4,budou elektricky shodná, umístíme je do topologicky sousedních pozic a připojíme na stejnou zemní a napájecí sběrnici.240 802 as well as the known D-type flip-flop sampled by the edge of the clock pulse, which is included twice in the MH7474. Between the data input and terminal 21, which corresponds to the data input of the known flip-flop, two gates JL, 2 are included, which ensure that the required value of the signal overlap at the D input compared to the edge of the clock pulse is zero or reduced. From the analysis of the dynamic properties of the flip-flop and Fig. 2b it follows that for a zero overlap of the input signal the conditions ^PHLl min ^{+ t} PLH2 min ~ ^ť PHL4 max tpLHl min ^{+ t} PHL2 min ^{+ ť} PLH3 min ~ max apply, where t _DUt is the gate delay when the output transitions to the L level, ***ŤAj tpL _H is the gate delay when the output transitions to the H level. The numbers in the index determine the gate^ whose delay is in question. If we ensure that the signal delays t _pHL on gates 1 and 4 are the same and the delays t _pHL on gates 2 and 5 are the same, the conditions for zero overlap will be met. The same delays are achieved by making both gates of each pair^ for example 1, 4, electrically identical, placing them in topologically adjacent positions and connecting them to the same ground and power bus.

Pojem elektricky shodná hradla znamená, že obě hradla jsou vytvořena ze součástek stejných elektrických vlastností, například tranzistorů o stejném tvaru a geometrických rozměrech, rezistorů se stejnou hodnotou odporu a podobně. Hradla topologicky sousedí, když jsou na čipu vedle sebe, přičemž mezi nimi může procházet napájecí sběrnice, zemní sběrnice a signální spoje. Na zpoždění hradel má vliv ještě jejich zatěžovací kapacita. Pokud je klopný obvod vytvořen jako funkční celek z několika topologicky sousedních hradel, jak bývá zvykem, je vliv rozdílu zatěžovací kapacity hradel 1, 4 a 2, 5 na zpoždění těchto hradel zanedbatelný. Připojením hradel, která topologicky sousedí, na stejnou zemní sběrnici je pro obě hradla zajištěn stejný potenciál zemní svorky. Připojením hradel, která topologicky sousedí, na stejnou napájecí sběrnici je pro obě hradla zajištěn stejný potenciál napájecí svorky Zemních i napájecích svorek hradla může být několik, všechny rozhodující o zpoždění musí být při· pojeny na stejnou sběrnici. Hradla 1, 2 mohou být libovolná in7The term electrically identical gates means that both gates are made of components with the same electrical properties, for example transistors of the same shape and geometric dimensions, resistors with the same resistance value, etc. Gates are topologically adjacent when they are next to each other on the chip, and power buses, ground buses and signal connections can pass between them. The delay of the gates is also affected by their load capacitance. If a flip-flop is created as a functional unit from several topologically adjacent gates, as is customary, the effect of the difference in load capacitance of gates 1, 4 and 2, 5 on the delay of these gates is negligible. By connecting topologically adjacent gates to the same ground bus, the same ground terminal potential is ensured for both gates. By connecting topologically adjacent gates to the same power bus, the same power terminal potential is ensured for both gates. There can be several ground and power terminals of a gate, all of which are decisive for the delay must be connected to the same bus. Gates 1, 2 can be any in7

240 802 vertující hradla - invertory, hradla NAND, NOR, AND-NQR.240 802 inverting gates - inverters, NAND, NOR, AND-NQR gates.

Někdy může být výhodné hradla 1 nebo 2 modifikovat na vyšší zpoždění tpftL ^a snížit hodnotu přesahu vstupního signálu, Příkladem takové úpravy hradla 1 v provedení STTL je vypuštění výstupních omezovačích Schottkyho diod 97, 98 nebo rezístoru 95. jak je naznačeno na obr* 3, snížení hodnoty odporu rezistoru 96 a podobně.Sometimes it may be advantageous to modify gates 1 or 2 to a higher delay tpftL ^and reduce the input signal overlap value. An example of such a modification of gate 1 in the STTL embodiment is the omission of the output limiters Schottky diodes 97, 98 or resistor 95, as indicated in Fig. 3, reducing the resistance value of resistor 96, and the like.

V některých případech není nutné, aby zpoždění hradla 2 a hradla 5 bylo stejné. Vyplývá to z toho, že minimální zpoždění klopného obvodu na obr. la nebo 2a mezi čelem hodinového impulsu a výstupem Q při přechodu výstupu na úroveň L ^HLÍC-QUin ^{= t}PHDř min ^{+ l}PLH7 min ⁺ ^HLe min.In some cases, it is not necessary for the delays of gate 2 and gate 5 to be the same. This follows from the fact that the minimum delay of the flip-flop in Fig. 1a or 2a between the edge of the clock pulse and the output Q when the output transitions to level L is ^HLÍC-QUin ^{= t} PHDř min ^{+ l} PLH7 min ⁺ ^HLe min.

Obdobný vztah platí i pro minimální zpoždění na výstup Q. Při změně úrovně L na H na vstupu D není pro přímé propojení klopných obvodů nutný nulový přesah vstupního signálu, ale postačí dodržet podmínku sníženého přesahu *ΡΙ.Η4 min ^{+ 1}ΡίΗ7 min ⁺ min ^{+ 1}ΡΙ>Η1 min ⁺ ⁺ tpHLS min ^{+ 1}ΡίΗ3 min - ^tPHL5 max Zanedbáme-li rozdíl zpoždění při přechodu výstupu na úroveň H a L, potom musí platit 6 t_{Q min} — t_{Q max}· V takových případech nemusí být hradla 2 a 5 elektricky shodná a hradlo 2 lze zjednodušit. To může být výhodné zvláště v tom případě,obsahuje-li buňka hradlového pole některé součástky navíc. Například obsahuje-li buňka hradlového pole STTL součástky pro dvě hradla a jeden tranzistor, lze hradla 1, 2 zapojit jako hradlo AND plně znázorněné na obr. 3, takže klopný obvod podle vynálezu je složen pouze ze tří a jedné poloviny buňky, to je sedmi hradel hradlového pole.A similar relationship applies to the minimum delay at the output Q. When the level L changes to H at the input D, zero overlap of the input signal is not necessary for direct connection of the flip-flops, but it is sufficient to observe the condition of reduced overlap *ΡΙ.Η4 min ^{+ 1} ΡΙΗ7 min ⁺ min ^{+ 1} ΡΙ>Η1 min ⁺ ⁺ tpHLS min ^{+ 1} ΡΙΗ3 min - ^t PHL5 max If we neglect the difference in delay when the output transitions to the H and L levels, then 6 t _{Q min} — t _{Q max} must hold. In such cases, gates 2 and 5 may not be electrically identical and gate 2 can be simplified. This can be advantageous especially if the gate array cell contains some extra components. For example, if a gate array cell STTL contains components for two gates and one transistor, gates 1, 2 can be connected as an AND gate fully illustrated in Fig. 3, so that the flip-flop according to the invention is composed of only three and one half cells, i.e. seven gate array gates.

V případě, že odpor nebo indukčnost napájecí či zemní sběrnice jsou tak velké, že i napětový úbytek mezi sousedními hradly připojenými ke stejné sběrnici může ovlivnit jejich zpoždění, je nutné navrhnout propojení klopného obvodu tak, aby délka úseku na zemní sběrnici mezi zemními svorkami hradel JL, 4 a 2, £> a délka úseku na napájecí sběrnici mezi napájecími svorkami hradelIn the event that the resistance or inductance of the power or ground bus is so large that even the voltage drop between adjacent gates connected to the same bus can affect their delay, it is necessary to design the connection of the flip-flop circuit so that the length of the section on the ground bus between the ground terminals of the gates JL, 4 and 2, £> and the length of the section on the power bus between the power terminals of the gates

1, 4,eventuálně 2, 5,byla co nejkratší. Výhodné je, když úsek1, 4, or 2, 5, was as short as possible. It is advantageous if the section

- 8 240 802 na zemní sběrnici mezi zemní svorkou 46 hradla 4 a zemní svorkou 14 hradla 1 je menší než délka úseku na zemní sběrnici mezi zemní svorkou 46 hradla 4 a zemní svorkou kteréhokoliv jiného hradla 2 až 8.- 8 240 802 on the ground bus between the ground terminal 46 of gate 4 and the ground terminal 14 of gate 1 is less than the length of the section on the ground bus between the ground terminal 46 of gate 4 and the ground terminal of any other gate 2 to 8.

Na obr. 4 je znázorněn klopný obvod typu D podle vynálezu vybavený řídícím vstupem M a dalším vstupem D2. Zapojení se od zapojení na obr. 2a liší pouze tím, že je použito negačně součtově - součinové hradlo l^jehož vstupní svorka 12 tvoří vstupní svorku Dl, klopného obvodu, vstupní svorka 16 tvoří vstup ní svorku D2. Vstupní svorka 17 je spojena s výstupem 91 invertoru 9,jehož vstupní Bvorka 92 je spojena se vstupní svorkou 15 hradla £ a tvoří řídící svorku M klopného obvodu.Fig. 4 shows a D-type flip-flop according to the invention equipped with a control input M and another input D2. The connection differs from the connection in Fig. 2a only in that a negative sum-product gate 1^ is used, whose input terminal 12 forms the input terminal D1 of the flip-flop, and whose input terminal 16 forms the input terminal D2. The input terminal 17 is connected to the output 91 of the inverter 9, whose input terminal 92 is connected to the input terminal 15 of the gate £ and forms the control terminal M of the flip-flop.

Klopný obvod v této úpravě může sloužit jako klopný obvod typu D se dvěma nezávislými vstupními signály, z nichž jeden lze využít například k propojení do posuvného registru pro diagnostic ké účely. Další možností je vytvoření klopného obvodu s možností podmíněného taktování. V tom případě se propojí výstup Q například na vstup D2, vstup M se stává podmínkovým vstupem. Hradlo 1 může mít i více součtových sekcí, například tři. Potom je možné vytvořit třeba klopný obvod s podmíněným taktováním a dvěma nezávislými vstupními signály.The flip-flop in this modification can serve as a D-type flip-flop with two independent input signals, one of which can be used, for example, to connect to a shift register for diagnostic purposes. Another option is to create a flip-flop with the possibility of conditional clocking. In this case, the output Q is connected, for example, to the input D2, and the input M becomes a conditional input. Gate 1 can also have more sum sections, for example three. Then it is possible to create, for example, a flip-flop with conditional clocking and two independent input signals.

Claims

SUBJECT OF THE INVENTION

Type D flip-flop circuit with zero or reduced interference, characterized in that the output terminal (11) of the first gate (1) is connected to the input terminal (22) of the second gate (2), the output terminal (21) of which is connected to the first an input terminal (33) of a third gate (3) whose output terminal (31) is connected to a first input terminal (44) of the fourth gate (4) and a first input terminal (62) of the sixth gate (6) whose output terminal (61) ) is connected to the first input terminal (52) of the fifth gate (5), the output terminal (51) of which is connected to the second input terminal (42) of the fourth gate (4) and the second input terminal (63) of the sixth gate (6) an input terminal (82) of the eighth gate (8) whose output terminal (81) forms the direct output terminal Q of the flip-flop and is connected to the first input terminal (72) of the seventh gate (7) whose output terminal (71) forms the negated output terminal (TJ) flip-flop and is connected to the second input terminal (83) of the eighth gate (8) and the second input terminal (73) of which is connected to the output terminal (41) of the fourth gate (4) and the second input terminal (32) of the third gate (3); (1) forms a flip-flop input terminal (D), a second input (53) of the fifth gate (5) connected to a third input terminal (43) of the fourth gate (4) forms a flip-flop clock terminal (C) wherein the first gate (1) is electrically identical to the fourth gate (4) or the first gate (1) is modified to a higher exit delay time than the fourth lo (4) adjacent to it topologically, and the fourth gate ground terminal (46) ( 4) is connected to the same ground bus as the ground terminal (14) of the first gate (1).

Type D flip-flop with zero or reduced overlap, characterized in that the power terminal (45) of the fourth gate (4) is connected to the same power bus as the power terminal (13) of the first gate (1).

240 802

3. A flip-flop Dpdle of point lj, characterized in that the second gate (2) is electrically identical to the fifth gate (5) or the second gate (2) is modified to a higher exit delay time than the fifth gate (5). with which the topological neighbor 4 and the ground terminal (55) of the fifth gate (5) are connected to the same ground bus as the ground terminal (24) of the second gate (2).

A Type D flip-flop with zero or reduced overhang according to point lj, characterized in that the length of the ground bus section between the ground terminal (46) of the fourth gate (4) and the ground terminal (14) of the first gate (1) is less than a ground bus between the ground terminal (46) of the fourth gate (4) and the ground terminal of any other gate (2 to 8).

D-type flip-flop with zero or reduced overlap at point lj, characterized in that the first gate (1) is a negative sum-product gate whose first input terminal (12) of the first sum section forms the first flip-flop input terminal (D1), the first the input terminal (16) of the second sum section forms the second input terminal (D2) of the flip-flop and the second input terminal (17) of the second sum section is connected to the output (91) of the inverter (9) whose input terminal (92) is connected to the second input a terminal (15) of the first summing section of the first gate (1) and forms a flip-flop control terminal (M).