CS240293B1 - Testing System Timing Unit - Google Patents
Testing System Timing Unit Download PDFInfo
- Publication number
- CS240293B1 CS240293B1 CS843021A CS302184A CS240293B1 CS 240293 B1 CS240293 B1 CS 240293B1 CS 843021 A CS843021 A CS 843021A CS 302184 A CS302184 A CS 302184A CS 240293 B1 CS240293 B1 CS 240293B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- terminal
- output
- output terminal
- input
- flip
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Časovači jednotky systému pro testování číslicových obvodů. Řešen je problém zapojení časovači jednotky, která umožňuje programování šířek a vzájemných zpoždění dynamických stimulů s krokem 1 ns, Opakovači periody dynamických stimulů s krokem 5 ns a je realizována s dostupnými integrovanými obvody. 'Systémy pro testování paměťových a logických obvodů a desek s paměťovými, logickými, případně mikroprocesorovými obvody.Timer units of a system for testing digital circuits. The problem of connecting a timer unit is solved, which allows programming of widths and mutual delays of dynamic stimuli with a step of 1 ns, repetition periods of dynamic stimuli with a step of 5 ns and is implemented with available integrated circuits. 'Systems for testing memory and logic circuits and boards with memory, logic, or microprocessor circuits.
Description
Časovači jednotka podle vynálezu řeší problém realizace rychlého systému pro testování číslicových obvodů, jehož časovači jednotka umožňuje zadávat dynamické stimuly a časově vyhodnocovat odezvy ve velkém časovém rozsahu, s programovacím krokem řádově 1 ns, pracovním kmitočtem do 26 MHz a jejíž činnost lze dočasně nebo trvale zastavovat na základě odezvy z testovaného obvodu nebo z testovacího adaptéru.The timing unit according to the invention solves the problem of realization of a fast digital circuit testing system, whose timing unit enables to enter dynamic stimuli and time responses in a large time range, with programming step of about 1 ns, operating frequency up to 26 MHz. based on the response from the circuit under test or the test adapter.
Až dosud jsou známy testovací systémy sice s programovatelným krokem řádově 1 ns, ale realizované s nedostupnými rychlými obvody typu EC1. Jsou také známy systémy pro testování například paměťových obvodů, které obsahují společnou část a řadu adaptérů pro jednotlivé typy testovaných obvodů.Until now, test systems with a programmable step of the order of 1 ns are known, but implemented with unavailable fast EC1 type circuits. Systems for testing, for example, memory circuits that contain a common part and a series of adapters for each type of circuit under test are also known.
Tyto adaptéry jsou vybaveny například monostabilními obvody, které nelze jednoduše programovat, tím méně s programovacím krokem řádově 1 ns.These adapters are equipped, for example, with monostable circuits which cannot be easily programmed, even less with a programming step of the order of 1 ns.
Uvedené nevýhody známých testovacích systémů odstraňuje časovači jednotka testovacího systému podle vynálezu.These disadvantages of known test systems are overcome by the timing unit of the test system of the invention.
Podstata zapojení podle vynálezu spočívá v tom, že generátor periody, oscilátor, generátor testovacích vektorů, alespoň jeden generátor stimulů a synchronizační blok, které jsou vzájemně a k řídicí jednotce a generátoru testovacích vektorů testovacího systému zapojeny tak, že výstupní svorka oscilátoru je spojena se synchronizační svorkou generátoru periody a se synchronizační vstupní svorkou synchronizačního bloku, výstupní svorka generátoru periody je spojena s řídicí svorkou synchronizačního bloku, jehož první výstupní svorka je připojena ke spouštěcím svorkám alespoň jednoho generátoru stimulů a jehož druhá výstupní Svorka je spojena se synchronizační svorkou generátoru testovacích vektorů a jehož třetí výstupní svorka je připojena k zastavovací svorce oscilátoru, přičemž alespoň jeden z generátorů stimulů obsahuje hrubě programovatelný generátor vzestupné hrany, jehož výstupní svorka je spojena se vstupní svorkou jemně programovatelného zpožďovacího obvodu vzestupné hrany, jehož výstupní svorka je připojena k první vstupní svorce výstupního klopného obvodu, jehož druhá vstupní svorka je spojena s výstupní svorkou jemně programovatelného zpožďovacího obvodu sestupné hrany, jehož vstupní svorka je připojena k výstupní svorce hrubě programovatelného generátoru sestupné hrany, přičemž programovací vstupy hrubě programovatelných generátorů vzestupné a sestupné hrany jsou připojeny k prvnímu výstupu řídicí jednotky, jejíž druhý výstup je připojen k programovacím vstupům ' jemně programovatelných zpožďovacích obvodů vzestupné a sestupné hrany, třetí výstup řídicí jednotky je připojen k programovacímu vstupu generátoru periody, čtvrtý výstup řídící jednotky je připojen k ovládacímu vstupu generátoru testovacích vektorů, přičemž k synchronizační první výstupní svorce synchronizačního bloku jsou připojeny synchronizační svorky těch hrubě programovatelných generátorů vzestupné, respektive sestupné hrany, které při referenčním hrubém i jemném naprogramování vykazují výstupní zpoždění větší než je stanovená mez a k synchronizační druhé výstupní svorce synchronizačního bloku jsou připojeny synchronizační svorky těch hrubě programovatelných generátorů vzestupné, respektive sestupné hrany, které vykazují toto výstupní zpoždění menší než je stanovená mez, přičemž výstupní svorky generátoru testovacích vektorů tvoří svorky pro výstup statických vektorů a výstupní svorky výstupních klopných obvodů v generátorech stimulů tvoří svorky pro výstup dynamických stimulů z testovacího systému, a zastavovací svorka synchronizačního bloku tvoři zastavovací svorku časovači jednotky testovacího systému.The principle of the invention is that the period generator, oscillator, test vector generator, at least one stimulus generator and synchronization block are connected to each other and to the test system test vector generator and generator, such that the output terminal of the oscillator is connected to the synchronization terminal. a period generator and a sync block input terminal, the period generator output terminal is coupled to the sync block control terminal, the first output terminal of which is connected to the trigger terminals of at least one stimulus generator and whose second output terminal is connected to the test vector generator sync terminal; the third output terminal is coupled to the oscillator stop terminal, wherein at least one of the stimulus generators comprises a roughly programmable rising edge generator whose output terminal is a connection to a fine-programmable ascending edge input terminal of which the output terminal is connected to the first input terminal of an output flip-flop whose second input terminal is connected to a fine-programmable falling edge of the terminal output terminal of which is connected to the coarse programmable output terminal a falling edge generator, wherein the programming inputs of the roughly programmable uplink and falling edge generators are connected to the first output of the control unit, the second output of which is connected to the programming inputs of the finely programmable up and down edge delay circuits; period, the fourth output of the control unit is connected to the control input of the test vector generator, wherein the first output terminal of the synchronization Synchronous terminals of the coarse programmable up and down edges of the programmable block are connected to the block of the coarse programmable upward and downward edges of the coarse programmable generators. which exhibit this output delay less than a specified limit, wherein the test vector generator output terminals form static vector output terminals, and the output flip-flop output terminals of the stimulus generators form dynamic stimulus output terminals from the test system, and the sync block stop terminal forms a stop terminal test system timing unit terminal.
Výhody časovači jednotky testovacího systému podle vynálezu spočívají v tom, že je realizována s dostupnými obvody rychlé řady STTL, její generátory dynamických stimulů jsou programovatelné po krocích 1 ns a její činnost lze přerušovat nebo zastavovat na konci každého naprogramovaného pracovního cyklu.The advantages of the timing unit of the test system according to the invention are that it is implemented with available STTL fast-range circuits, its dynamic stimulus generators are programmable in 1 ns steps, and its operation can be interrupted or stopped at the end of each programmed duty cycle.
Testovací adaptéry lze tím podstatně zjednodušit a adaptér pro testování dynamických pamětí může samostatně provádět periodické obnovování obsahu testované paměti, na jehož dobu přeruší činnost testovacího systému. Tím se testovaná dynamická paměť jeví systému jako statická a lze pro ni využít tytéž testovací vektory jako pro statickou paměť.Thus, test adapters can be substantially simplified, and the dynamic memory test adapter can independently perform periodic refresh of test memory content for a period of time that interrupts the operation of the test system. This makes the dynamic memory tested appear static to the system and can be used with the same test vectors as for static memory.
Další výhodou je, že kompenzaci rozptylu vlastního výstupního zpoždění jednotlivých generátorů stimulů lze provést programovým způsobem, bez použití nákladných nebo rozměrných kompenzačních zpožďovacích linek. Časovači jednotka testovacího systému podle vynálezu umožňuje programovat jemnějším způsobem i opakovači periodu, a to v* krocích například 5 ns.Another advantage is that the compensation of the actual output delay variation of the individual stimulus generators can be done in a programmatic manner, without the use of costly or bulky compensation delay lines. The timing unit of the test system according to the invention also allows the repetition period to be programmed more finely, in steps of, for example, 5 ns.
Příklady zapojení podle vynálezu jsou znázorněny na připojených vyobrazeních, kde na obrázku 1 je blokové schéma časovači jednotky a jejího spojení s řídicí jednotkou a generátorem testovacích vektorů testovacího systému podle vynálezu, na obrázku 2 je příklad provedení jednoho generátoru dynamických stimulů, na obrázku 3 je příklad provedení synchronizačního bloku 9, na obrázku 4 jsou znázorněny časové diagramy činnosti časovači jednotky testovacího systému podle vynálezu, na obrázku 5 je jiný příklad provedení synchronizačního* bloku 9 a příklad provedení oscilátoru 1 pro jemné programování opakovači periody, na obrázku 6 je časový diagram oscilátoru 1 z obrázku 5 a na obrázku 7 je jiný příklad provedení oscilátoru pro jemné programování opakovači doby.1 is a block diagram of a timing unit and its connection to a control unit and a test vector generator of a test system according to the invention; FIG. 2 shows an exemplary embodiment of one dynamic stimulus generator; 4 shows the timing diagrams of the operation of the timing unit of the test system according to the invention, FIG. 5 shows another example of the execution of the synchronization block 9 and the embodiment of the oscillator 1 for fine programming the repeating period; 5 and 7 is another embodiment of an oscillator for fine repetition programming.
Blokové schéma časovači jednotky a její připojení fe řídicí jednotce 6 a ke generátoru testovacích vektorů S testovacího systému podle vynálezu je znázorněno na obrázku 1. Oscilátor 1 je vybaven výstupní svorkou 10, startovací svorkou 12 a zastavovaeí svorkou 11. Generátor periody 2 je tvořen známým zapojením s programovatelnými čítači, jejichž vstupní datové svorky jsou souhrnně označeny jako programovací vstup 22 generátoru periody 2, který je připojen k třetímu výstupu 63 řídicí jednotkyA block diagram of the timing unit and its connection to the control unit 6 and to the test vector generator S of the test system according to the invention is shown in Figure 1. The oscillator 1 is equipped with an output terminal 10, a start terminal 12 and a stop terminal 11. with programmable counters whose input data terminals are collectively referred to as the programming input 22 of the period 2 generator that is connected to the third output 63 of the control unit
6.6.
Synchronizační svorka 20 generátoru 2 je připojena k výstupní svorce 10 oscilátoru 1.The synchronization terminal 20 of the generator 2 is connected to the output terminal 10 of the oscillator 1.
Výstupní svorka 21 generátoru periody 2 je připojena na řídicí svorku 90 synchronizačního bloku 9, jehož synchronizační vstupní svorka 93 je připojena ik výstupní svorce 10 oscilátoru 1. Generátor stimulů 3 obsahuje výstupní klopný obvod 30, hrubě programovatelný generátor vzestupné hrany 32, k jehož výstupní svorce 323 je připojena vstupní svorka 340 jemně programovatelného zpožďovacího obvodu vzestupné hrany 34 a dále obsahuje hrubě programovatelný generátor sestupné hrany 33, k jehož výstupní svorce 333 je připojena vstupní svorka 350 jemně programovatelného zpožďovacího obvodu sestupné hrany 35.The output terminal 21 of the period 2 generator is connected to the control terminal 90 of the synchronization block 9, whose synchronization input terminal 93 is also connected to the output terminal 10 of the oscillator 1. The stimulus generator 3 comprises an output flip-flop 30, a roughly programmable rising edge generator 32. 323, the input terminal 340 of the finely programmable falling edge circuit 34 is coupled, and further includes a coarse programmable falling edge generator 33, to whose output terminal 333 the input terminal 350 of the finely programmable falling edge circuit 35 is connected.
Výstupní svorka 343 jemně programovatelného zpožďovacího obvodu vzestupné hrany 34 je připojena k první vstupní svorce 301 výstupního klopného obvodu 30, jehož druhá vstupní svorka 302 je připojena k výstupní Svorce 353 jemně programovatelného zpožďovacího, obvodu sestupné hrany 35.The output terminal 343 of the uplink edge 34 is connected to the first input terminal 301 of the output flip-flop 30, the second input terminal 302 of which is connected to the output terminal 353 of the uplink edge 35.
Generátor stimulů 4 je shodným způsobem zapojen s hrubě programovatelným generátorem vzestupné hrany 42 a sestupné hrany 43 a s jemně programovatelným zpožďovacím obvodem vzestupné hrany 44 a sestupné hrany 45 a s výstupním klopným obvodem 40. Hrubě programovatelné generátory vzestupné, respektive sestupné hrany 32, 42, respektive 33, 43 obsahují neznázorněné programovatelné čítače, jejichž vstupní datové svorky jsou souhrnně označeny jako· programovací vstupy 321, 421, respektive 331, 431 a jsou připojeny k prvnímu výstupu 61 řídicí jednotky 6.Stimulus generator 4 is equally connected to the coarse programmable edge rising generator 42 and the falling edge 43 and the finely programmable edge rising circuit 44 and falling edge 45 and the output flip-flop 40. The coarse programmable rising and falling edge generators 32, 42 and 33 respectively 43 contain programmable counters (not shown) whose input data terminals are collectively referred to as programming inputs 321, 421 and 331, 431, respectively, and are connected to the first output 61 of the control unit 6.
K jejímu druhému výstupu 62 jsou připojeny souhrnně označené programovací vstupy 341, 351, 441, 451 jemně programovatelných zpožďovacích obvodů vzestupné hrany 34, 44 a sestupné hrany 35, 45. Čtvrtý výstup 64 řídicí jednotky 6 je připojen k ovládací svorce 51 generátoru testovacích vektorů 5. Jeho synchronizační svorka 50 je připojena ke druhé výstupní svorce 92 synchronizačního bloku 9, jehož první výstupní svorka 91 je připojena ke spouštěcím svorkám 324, 334, 424, 434 všech hrubě programovatelných generátorů v generátorech stimulů 3 a 4.To its second output 62 are connected collectively labeled programming inputs 341, 351, 441, 451 of the finely programmable delay circuits 34, 44 and falling edges 35, 45. The fourth output 64 of the control unit 6 is connected to the control terminal 51 of the test vector generator 5 Its synchronization terminal 50 is connected to the second output terminal 92 of the synchronization block 9, whose first output terminal 91 is connected to the trigger terminals 324, 334, 424, 434 of all coarse programmable generators in stimulus generators 3 and 4.
Synchronizační svorka 330 a 420 hrubě programovatelného generátoru vzestupné hrany 33 a sestupné hrany 42 je připojena k synchronizační první výstupní svorce 96 synchronizačního bloku 9. Synchronizační svorka 320 a 430 hrubě programovatelného generátoru sestupné hrany 32 a vzestupné hrany 43 je připojena k synchronizační druhé výstupní svorce 97.The rough edge programmable edge generator 33 and the falling edge 42 are coupled to the synchronization first output terminal 96 of the sync block 9. The rough edge programmable edge generator 32 and the rising edge 43 are coupled to the synchronizing second output terminal 97. .
Zastavovací svorka 94 synchronizačního bloku 9 tvoří současně i zastavovací svorku 503 časovači jednotky. Třetí výstupní svorka 95 synchronizačního bloku 9 je spojena se zastavovací svorkou 11 oscilátoru 1, jehož startovací svorka 12 je připojena k startovacímu výstupu 60 řídicí jednotky 6. Její Indikační svorka 65 je připojena k indikačnímu výstupu neznázorpěného vyhodnocovacího bloku.The stop terminal 94 of the synchronization block 9 also forms the stop terminal 503 of the timing unit. The third output terminal 95 of the synchronization block 9 is connected to the stop terminal 11 of the oscillator 1, whose start terminal 12 is connected to the start output 60 of the control unit 6. Its indicator terminal 65 is connected to the display output of a not shown evaluation block.
Výstupní svorky 303 a 403 generátorů stimulů 3 a 4 slouží pro výstup dynamických stimulů a výstupní svorky 52 a 53 generátoru testovacích vektorů 5 slouží pro výstup statických testovacích vektorů z testovacího systému. Zastavovací svorka 94 časovači jednotky testovacího systému je připojena k výstupní svorce neznázorněného vyhodnocovacího bloku testovacího systému.The output terminals 303 and 403 of the stimulus generators 3 and 4 are used to output dynamic stimuli, and the output terminals 52 and 53 of the test vector generator 5 are used to output static test vectors from the test system. The test system timer unit stop terminal 94 is connected to the output terminal of a test system evaluation unit (not shown).
Generátor periody 2 je programovatelný v požadovaném rozsahu, a to po hrubých krocích rovných taktu T synchronizačního signálu, přiváděného z výstupní svorky 10 oscilátoru í. Hrubě programovatelné generátory vzestupné, respektive sestupné hrany jsou programovatelné rovněž v krocích rovných taktu T synchronizačního' signálu, který je přes synchronizační blok 9 rozváděn na jejich synchronizační svorky 320, 330,. 420 a 430. Jemně programovatelné zpožďovací obvody 34, 35, 44, 45 jsou programovatelné v rozsahu jednoho taktu T v jemných krocích, například 1 ns.The period generator 2 is programmable in the desired range after rough steps equal to the clock T of the synchronization signal supplied from the output terminal 10 of the oscillator 1. The coarse programmable up and down edge generators are also programmable in steps equal to the clock time T of the synchronization signal, which is distributed over the synchronization block 9 to their synchronization terminals 320, 330, respectively. 420 and 430. The finely programmable delay circuits 34, 35, 44, 45 are programmable over one clock cycle T in fine steps, for example 1 ns.
Před spuštěním činnosti oscilátoru 1 provede řídicí jednotka 6 naprogramování požadovaných hodnot do generátorů stimulů 3 a 4 a naprogramování požadované opakovači periody pracovních cyklů do generátoru periody 2.Before starting the operation of the oscillator 1, the control unit 6 will program the setpoints into the stimulus generators 3 and 4 and program the desired repetition of the duty cycles to the period generator 2.
Pomocí ovládací svorky 51 řídicí jednotka 5 připraví generátor testovacích vektorů 5 na požadovaný sled testovacích vektorů, načež pomocí startovací svorky 12 spustí oscilátor 1. Ten začne generovat synchronizační signály s taktem T, například 20 ns, které jsou čítány v neznázorněných programovatelných čítačích generátoru periody 2. Ten na své výstupní svorce 21 vydá po každých p -j- 1 taktech T výstupní impuls označující počátek pracovního cyklu.By means of the control terminal 51, the control unit 5 prepares the test vector generator 5 for the desired sequence of test vectors, and then starts the oscillator 1 with the start terminal 12, which starts to generate synchronization signals with clock T, for example 20 ns. It outputs an output pulse indicating the start of the duty cycle at its output terminal 21 after each p-j-1 beats.
Tento - impuls projde synchronizačním blokem 9 přes jeho první výstupní svorku 91 na spouštěcí svorky 324, 334, 424, 434 obou generátorů stimulů 3 a 4. Takto spuštěné generátory stimulů vytvoří na svých výstupních svorkách 303, 403 dynamické stimuly, jakožto impulsy se vzestupnými a sestupnými hranami, jejichž poloha v pracovním cyklu je naprogramována s hrubým krokem Tas jemným krokem K, například 1 ns.This pulse passes the sync block 9 through its first output terminal 91 to the trigger terminals 324, 334, 424, 434 of both the stimulus generators 3 and 4. The stimulus generators thus triggered generate dynamic stimuli on their output terminals 303, 403 as pulses with uplink and the falling edges whose position in the duty cycle is programmed with rough step T and fine step K, for example 1 ns.
Na začátku prvního spuštěného pracovního cyklu se klopné výstupní obvody 30 a 40 nacházejí v neznámém stavu, na jeho konci již v potřebném stavu, tj. ve stavu 1 pro záporné impulsy a ve stavu 0 pro kladné impulsy. Průchod spouštěcího signálu z řídicí svorky 90 na druhou výstupní svorku 92 synchronizačního bloku 9 je proto v prvním pracovním cyklu blokován. Teprve druhý spouštěcí siignál projde i na výstupní svorku 92 a na synchronizační svorku 50 generátoru testovacích vektorů 5, který vytvoří na svých výstupních svorkách 52, 53 potřebnou kombinaci bitů, trvající po celý pracovní cyklus. Těchto výstupních svorek může být libovolný počet.At the start of the first running duty cycle, the flip-flop output circuits 30 and 40 are in an unknown state, at their end already in the necessary state, i.e. in state 1 for negative pulses and in state 0 for positive pulses. The passage of the trigger signal from the control terminal 90 to the second output terminal 92 of the synchronization block 9 is therefore blocked in the first operating cycle. Only the second triggering signal passes to the output terminal 92 and to the synchronization terminal 50 of the test vector generator 5, which produces the necessary bit combination for its entire operating cycle on its output terminals 52, 53. These output terminals can be any number.
Neznázorněný vyhodnocovací blok testovacího systému vyhodnotí odezvu testovaného obvodu na vytvořený testovací statický vektor a na vytvořené dynamické stimuly. Z chybné odezvy vytvoří chybový signál, který vyšle přes indikační vstup 504 do řídicí jednotky 6. Kromě toho jej vyšle přes zastavovací vstup 503 do synchronizačního bloku 9, který pomocí své třetí výstupní svorky 95 zastaví oscilátor 1. Tento oscilátor se zastaví tak, že všechny generátory stimulů ještě vyšlou výstupní stimuly naprogramované nejpozději na konec pracovního cyklu a že generátor testovacích vektorů 5 zůstane ve stavu, kdy vysílá testovací vektor, při němž byl chybový signál zvytvořen.The test system evaluation block (not shown) evaluates the test circuit response to the test static vector generated and the dynamic stimulus generated. It generates an error signal from the erroneous response and sends it via indication input 504 to control unit 6. In addition, it sends it via stop input 503 to sync block 9, which stops its oscillator 1 via its third output terminal 95. This oscillator stops so that all stimulus generator further outputs a programmed stimuli later than the end of the working cycle and in that the generator of test vectors 5 remains in a state that transmits the test vector at which the error signal was created from.
V odezvu na přijatý indikační signál provede řídicí jednotka 6 příslušné servisní a diagnostické akce a pak vydá do vyhodnocovacího bloku povel k ukončení chybového signálu, načež případně spustí zastavený •oscilátor 1. K testovacímu systému může být také připojen adaptér pro testování dynamických pamětí, který sám provádí periodické obnovování obsahu testované paměti. Po tuto dobu adaptér vysílá čekací signál, který je veden pouze na zastavovací vstup 503 a vyvolá pouze dočasné zastavení oscilátoru 1. Blíže bude činnost jednotlivých bloků objasněna v souvislosti s dalšími vyobrazeními.In response to the received indication signal, the control unit 6 carries out the appropriate service and diagnostic actions and then commands the evaluation block to terminate the error signal, possibly triggering a stopped oscillator 1. A dynamic memory adapter may also be connected to the test system. performs periodic refresh of test memory contents. During this time, the adapter transmits a wait signal that is applied only to the stop input 503 and only causes a temporary stop of the oscillator 1. The operation of the individual blocks will be explained in more detail in connection with the further figures.
Na obrázku 2 je znázorněn možný příklad vnitřního zapojení generátoru stimulů 3. Jeho hrubě programovatelný generátor vzestupné hrany 32 obsahuje omezeně programovatelný generátor Impulsů 322, jehož vnitřní zapojení je s výhodou shodné například s kombinovaným programovatelným generátorem impulsů podle PV 6194-83, z něhož je na obrázku 2 znázorněn pouze nastavovací klopný obvod 3221, detekční klopný obvod 3222 a výstupní klopný obvod 3223.Figure 2 shows a possible example of the internal wiring of the stimulus generator 3. Its roughly programmable rising edge generator 32 includes a limited programmable pulse generator 322, the internal wiring of which is preferably identical to, for example, the combined programmable pulse generator according to PV 6194-83. Figure 2 shows only the adjusting flip-flop 3221, the detection flip-flop 3222, and the output flip-flop 3223.
Vstupní svorka nastavovacího klopného obvodu 3221, tvoří vstupní svorku 324 hrubě programovatelného generátoru 32, Přímá výstupní svorka klopného obvodu 3221, zapojeného jako monostabllní obvod, slouží k nastavení neznázorněných programovatelných Čítačů, jejichž datové vstupní svorky jsou souhrnně označeny jako programovací vstup 321 generátoru 32.The adjusting flip-flop 3221 input terminal forms the roughly programmable generator 32 input terminal 324, and the direct flip-flop 3221 output terminal connected as a mono-stable circuit is used to set programmable counters (not shown) whose data input terminals are collectively referred to as generator 32 input.
Negační výstupní svorka nastavovacího klopného obvodu 3221 je připojena k nulovací svorce detekčního klopného obvodu 3222, jehož výstupní svorky jsou připojeny ke vstupním svorkám výstupního klopného obvodu 3223, jehož výstupní svorka tvoří výstupní svorku 328 omezeně programovatelného generátoru impulsů 322.The negation output terminal of the adjusting flip-flop 3221 is connected to the reset terminal of the detection flip-flop 3222, whose output terminals are connected to the input terminals of the output flip-flop 3223, the output terminal of which is the output terminal 328 of the programmable pulse generator 322.
Hodinové svorky nastavovacího klopného obvodu 3221 a výstupního klopného obvodu 3223 jsou přes invertor 3290 připojeny k synchronizační svorce 320 hrubě programovatelného generátoru 32. K výstupní svorce 328 omezeně programovatelného generátoru impulsů 322 je připojena vstupní svorka zpožďovacího klopného obvodu 325 a první vstupní svorka první části výběrového multiplexoru 326, jejíž druhá vstupní svorka je připojena k výstupní svorce zpožďovacího klopného obvodu 325.The adjusting flip-flop 3221 and output flip-flop 3223 clock terminals are connected via inverter 3290 to the coarse programmable generator 32 synchronization terminal 32. The output terminal 328 of the limited programmable pulse generator 322 is connected to the input flip-flop 325 input terminal and the first input terminal of the first multiplexer 326, the second input terminal of which is connected to the output terminal of the delay flip-flop 325.
Výstupní svorka první části výběrového multiplexoru 326 je připojena ke vstupní svorce přídavného klopného obvodu 327, jehož negační výstupní svorka tvoří výstupní svorku 323 hrubě programovatelného generátoru 32. Obdobně je zapojena i druhá část výběrového· multiplexoru 326. Hodinová svorka přídavného klopného obvodu 327 a hodinová svorka zpožďovacího klopného obvodu 325 jsou spojeny s hodinovou svorkou nastavovacího klopného obvodu 3221.The output terminal of the first portion of the selection multiplexer 326 is connected to the input terminal of the auxiliary flip-flop 327, whose negative output terminal forms the output terminal 323 of the coarse programmable generator 32. Similarly, the second portion of the selection multiplexer 326 is connected. The delay flip-flop 325 is coupled to the timing flip-flop 3221.
Adresová svorka výběrového multiplexoru je přes registr 329 připojena k přídavné programovací svorce 3211 hrubě programovatelného generátoru 32. Jemně programovatelný zpožďovací obvod 34 má k výstupní svorce 323 hrubě programovatelného generátoru 32 připojenu svou vstupní svorku 340, k níž je přes první zesilovač 342 připojena první zpožďovací linka 343. Její jednotlivé odbočky jsou spojeny s odpovídajícími vstupními svorkami prvního multlplexoru 344.The selective multiplexer address terminal is connected via register 329 to the coarse programmable generator 3211 additional programming terminal 32. The finely programmable delay circuit 34 has its input terminal 340 connected to the coarse programmable generator output terminal 323 to which the first delay line is connected via the first amplifier 342. 343. Its individual taps are connected to the corresponding input terminals of the first multplexer 344.
Jeho výstupní svorka je přes druhý zesilovač 345 připojena na vstup druhé zpožďovací linky 346. K jejím jednotlivým odbočkám jsou připojeny odpovídající vstupní svorky druhého multiplexoru 347. Jeho výstupní svorka tvoří výstupní svorku 343 jemně programovatelného zpožďovacího obvodu 34 a je připojena k první vstupní svorce 301 výstupního klopného obvodu 30. Ten je zapojen známým způsobem se dvěma negačními hradly, jeho výstupní svorka 303 tvoří výstupní svorku celého generátoru stimulů 3 a je navíc připojena k ovládací svorce 349 prvního multiplexoru 344.Its output terminal is connected via a second amplifier 345 to the input of the second delay line 346. The corresponding input terminals of the second multiplexer 347 are connected to its individual taps. Its output terminal forms the output terminal 343 of the finely programmable delay circuit 34 and connected to the first input terminal 301 of the output. The flip-flop 30 is connected in a known manner with two negative gates, its output terminal 303 forms the output terminal of the entire stimulus generator 3, and is additionally connected to the control terminal 349 of the first multiplexer 344.
Adresové svorky prvního a druhého multiplexoru 344 a 347 jsou připojeny k odpovídajícím výstupním svorkám registru 348, jehož datové vstupní svorky tvoří souhrnně označený programovací vstup 341 jemně programovatelného zpožďovacího' obvoduThe address terminals of the first and second multiplexers 344 and 347 are coupled to the corresponding output terminals of register 348, whose data input terminals form a collectively labeled programming input 341 of the finely programmable delay circuit.
34.34.
Obdobně je uvnitř zapojen 1 hrubě programovatelný generátor 33 se spouštěcí svorkou 334, synchronizační svorkou 330, programovacím vstupem 331, přídavnou programovací svorkou 3311 a výstupní svorkou 333. Ta je spojena se vstupní svorkou 350 jemně programovatelného zpožďovacího obvodu 35 s programovacím vstupem 351 a.výstupní svorkou 353. Ta je připojena ke druhé vstupní svorce 302 výstupního klopného obvodu 30, jehož negačrií výstupní svorka 304 je připojena k ovládací svorce 359 prvního multiplexoru uvnitř jemně programovatelného zpožďovacího Obvodu 35, jehož vnitřní zapojení je stejné jako u zpožďovacího obvodu 34.Similarly, 1 coarse programmable generator 33 is connected inside with a trigger terminal 334, a synchronization terminal 330, a programming input 331, an additional programming terminal 3311, and an output terminal 333. This is connected to the input terminal 350 of the finely programmable delay circuit 35 with programming input 351a. This is connected to the second input terminal 302 of the output flip-flop 30, whose negative output terminal 304 is connected to the control terminal 359 of the first multiplexer within the finely programmable delay circuit 35, the internal wiring of which is the same as the delay circuit 34.
Omezeně programovatelný generátor 322 pracuje známým způsobem tak, že ze signálu na spouštěcí svorce 324 vytvoří jeho nastavovací klopný obvod 3221 impuls pro nastavení neznázorněných programovatelných čítačů na hodnotu zadanou přes programovací vstup 321 a pro vynulování detekčního klopného obvodu 3222.The limited programmable generator 322 operates in a known manner by generating from its signal at the trigger terminal 324 its setting flip-flop 3221 a pulse to set programmable counters (not shown) to the value entered through the programming input 321 and to reset the detection flip-flop 3222.
Tyto čítače začnou čítat impulsy přivedené na synchronizační svorku 329 a jejich dočítání, například do stavu nula, sleduje detekční .klopný obvod 3222. Jeho výstupní signál zablokuje čítače ve stavu nula .a přenese se na výstup výstupního klopného obvodu 3223. 'Protože nastavení čítačů trvá jeden synchronizační takt T, lze neznázorněné čítače naprogramovat na hodnotu nejvýše p taktů T při opakovači periodě spouštěcího signálu rovné p +1 taktů T, tedy pouze omezeně.These counters begin to count the pulses applied to the sync terminal 329, and their counting, for example, to zero, follows the detection flip-flop 3222. Its output signal blocks the counters at zero and transmits to the output flip-flop 3223. one synchronization clock T, the counters (not shown) can be programmed to a value of at most p clocks T at a repetition period of the start signal equal to p +1 clocks T, i.e. only to a limited extent.
Naprogramování na zbývající takt odpovídající konci, respektive počátku pracovního cyklu se proto provádí tak, že se sice naprogramuje hodnota p taktů T, ale výběrový multiplexor 326 se pomočí přídavné programovací svorky 3211 a registru 329 přepne tak, aby na výstup přídavného klopného obvodu 327 prošel signál z výstupu zpožďovacího klopného obvodu 325 zpožděný o jeden takt T.The programming for the remaining cycle corresponding to the end or beginning of the duty cycle is therefore carried out by programming the value of the cycles T, but the selection multiplexer 326 is applied to the additional programming terminals 3211 and the register 329 is switched to output the additional flip-flop 327. from the output of the delay flip-flop 325 delayed by one beat T.
Při programování ostatních hodnot 1 až p, zůstává výběrový multiplexor 326 přepnut přímo na výstup z výstupní svorky 328 omezeně programovatelného generátoru 322. Přídavný klopný obvod 327 slouží k tomu, aby signál na výstupní svorce 323 měl stálé zpoždění vzhledem k synchronizačnímu signálu na svorce 320, bez ohledu na případné rozdílnosti vlastního zpoždění klopných obvodů 325 a 328. Hrubě programovatelný generátor 32 má tím zpoždění mezi spouštěcím signálem na spouštěcí svorce 321 a sestupnou hranou signálu na své výstupní svorce 323 programovatelné v hrubých krocích T v plném rozsahu 1 až p |-1 zvolené opakovači periody (p-j-TJT,When programming the other values 1 to p, the selection multiplexer 326 remains switched directly to the output from the output terminal 328 of the limited programmable generator 322. The additional flip-flop 327 serves to provide a signal at the output terminal 323 with a constant delay relative to the synchronization signal at terminal 320. irrespective of the potential for self-delay of flip-flops 325 and 328. The roughly programmable generator 32 thus has a delay between the trigger signal at the trigger terminal 321 and the falling edge of the signal at its output terminal 323 programmable in rough T steps in the full range 1 to p | -1 selected repeating periods (pj-TJT,
Jemně programovatelný zpožďovací obvodFine programmable delay circuit
1® pracuje tak, že odbočky na první zpožďovací lince 343 jsou nastaveny na zpoždění, například 0, 2, 4, 6, 8 a 10.ns a odbočky na druhé zpožďovací lince 347 na zpoždění 0, 1, 9 a 10 ns.1 ®, the taps on the first delay line 343 are set to a delay, for example 0, 2, 4, 6, 8, and 10.ns and taps on the second delay line 347 to a delay of 0, 1, 9, and 10 ns.
Vhodným naprogramováním registru 438 z programovacího vstupu 341 a tím i odpovídajícím adresováním obou mulíiplexorů· 344 a 347 lze dosáhnout volbu libovolné zpoždění v rozsahu T, například 20 ns po krocích K, například 1 ns. Sestupnou hranou impulsu , na výstupní svorce 343 se pak vytvoří vzestupná hrana dynamického stimulu na výstupní svorce 303 výstupního klopného obvodu 30, jejíž poloha je určena součtem počtu taktů T nastavených v hrubě programovatelném generátoru vzestupné hrany 32, počtu k,roků K nastavených v jemně programovatelném zpožďovacím obvodu vzestupné hrany 34 a výstupního zpoždění tz.By appropriately programming register 438 from programming input 341 and thereby addressing the two multiplexers 344 and 347 accordingly, any delay in the range T, for example 20 ns in steps of K, for example 1 ns, can be selected. On the output terminal 343, the rising edge of the dynamic stimulus is formed at the output terminal 303 of the output flip-flop 30, the position of which is determined by the sum of the clocks T set in the roughly programmable rising edge generator 32, k. delay circuit 34 and the rising edge of the output of the delay t.
Toto výstupní zpoždění je součtem vlastních zpoždění invertoru 3290, klopného obvodu 327, obou zesilovačů 342, 345 a obou multiplexorů 344, 347. Vytvořenou vzestupnou hranou dynamického stimulu se také uzavírá pomocí své ovládací svorky 349 první multiplexor 344. Tím se ukončuje trvání překlápěcího impulsu na’vstupní svorce 301 tak, aby nebránil vytvoření sestupné hrany dynamického stimulu, která je obdobným způsobem naprogramována v hrubě programovatelném generátoru sestupné hrany 33 a v jemně programovatelném zpožďovacím obvodu sestupné hrany 35.This output delay is the sum of the inherent delays of the inverter 3290, the flip-flop 327, the two amplifiers 342, 345, and the two multiplexers 344, 347. The rising edge of the dynamic stimulus is also closed by the first multiplexer 344 via its control terminal 349. input terminal 301 so as not to impede the formation of the falling edge of the dynamic stimulus, which is similarly programmed in the roughly programmable falling edge generator 33 and in the finely programmable falling edge delay circuit 35.
Zapojení na obrázku 3 znázorňuje jedno možné provedení generátoru periody 2, synchronizačního bloku 9 a oscilátoru 1. Generátor periody 2 je tvořen omezeně programovatelným generátorem impulsů 222, který se od omezeně programovatelného generátoru impulsů 322, na obrázku 2 liší pouze tím, že vstupní svorka nastavovacího klopného obvodu 223 je připojena k výstupní svorce detekčního- klopného obvodu 224.The wiring in Figure 3 illustrates one possible embodiment of the period generator 2, synchronization block 9, and oscillator 1. The period generator 2 is a limited programmable pulse generator 222 that differs from the limited programmable pulse generator 322 in Figure 2 only by the input terminal of the adjuster. The flip-flop 223 is connected to the output terminal of the flip-flop detection circuit 224.
Výstupní svorka výstupního klopného ot> vodu 225 tvoří výstupní svorku 21 generátoru periody 2, k níž je připojena řídicí svorka 90 synchronizačního bloku 9. Ten obsahuje známým způsobem zapojenou kaskádu tří klopných -obvodů 901, 902, 903, jejichž hodinové svorky jsou spolu s hodinovou svorkou blokovacího klopného obvodu 905 připojeny k výstupní svorce zpožďovacího členu 7. Jeho vstupní svorka tvoří synchronizační vstupní svorku 93, připojenou k výstupní svorce 21 generátoru periody 2 a k výstupní svorce 10 oscilátoru 1.The output flip-flop output terminal 225 forms the output terminal 21 of the period 2 generator to which the control terminal 90 of the sync block 9 is connected. It comprises a cascade of three flip-flops 901, 902, 903 connected in a known manner. its input terminal forms a synchronization input terminal 93, connected to the output terminal 21 of the period 2 generator and to the output terminal 10 of the oscillator 1.
Výstupní svorka prvního- klopného obvodu 901 tvoří první výstupní svorku 91 a výstupní svorka posledního klopného obvodu 903 je připojena k druhé výstupní svorce 92 synchronizačního bloku 9. Výstupní svorka 70 zpožďovacího členu 7 je dále spojena se vstupní svorkou 810 prvního zpožďovacího obvodu 81, jehož výstupní svorka tvoří li synchronizační první výstupní svorku 96, k níž je připojena vstupní svorka druhého zpožďovacího obvodu 82, jejíž výstupní svorka tvoří synchronizační druhou výstupní svorku 97 synchronizačního bloku 9.The output terminal of the first flip-flop 901 forms the first output terminal 91 and the output terminal of the last flip-flop 903 is connected to the second output terminal 92 of the sync block 9. The output terminal 70 of the delay member 7 is further coupled to the input terminal 810 of the first delay circuit 81. the terminal forms a synchronization first output terminal 96 to which the input terminal of the second delay circuit 82 is connected, the output terminal of which forms the synchronization second output terminal 97 of the synchronization block 9.
Třetí výstupní svorku 95 synchronizačního bloku 9, k níž je připojena také nulovací svorka blokovacího klopného obvodu 905, tvoří výstupní svorika zastavovacího klopného obvodu 904, jehož nulovací svorka tvoří zastavovací svorku 94 synchronizačního bloku 9.The third output terminal 95 of the sync block 9, to which the reset terminal of the interlocking flip-flop 905 is also connected, is the output terminal of the stop flip-flop 904, whose reset terminal forms the stop terminal 94 of the sync block 9.
Vstupní svorky klopného obvodu 904 jsou připojeny k vstupním svorkám prvního klopného obvodu 901 a jeho hodinová svorka je spojena s pomocnou výstupní svorkou 13 oscilátoru 1. Vstupní svorka blokovacího' klopného obvodu 905 je spojena se vstupní svorkou posledního klopného obvodu 903, ik jehož nulovací svorce je připojena výstupní svorka blokovacího klopného obvodu 905.The flip-flop 904 input terminals are connected to the input flip-flop 901 and its clock terminal is connected to the auxiliary output terminal 13 of the oscillator 1. The input flip-flop 905 is connected to the input terminal of the last flip-flop 903 and its reset terminal is the output flip-flop 905 is connected.
Zpožďovací člen 7 i zpožďovací obvody 81 a 82 mají shodné vnitřní zapojení se zpožďovací linkou mezi dvěma invertory. Zpoždění zpožďovacích obvodů 81, 82 je nastaveno na hodnotu rovnou taktu T, zpoždění zpožďovacího členu 7 je nastaveno s ohledem na správnou spolupráci klopných obvodů 225 a 901.The delay member 7 and the delay circuits 81 and 82 have the same internal circuitry with the delay line between the two inverters. The delay of the delay circuits 81, 82 is set to a value equal to the clock T, the delay of the delay member 7 is adjusted with respect to the correct cooperation of the flip-flops 225 and 901.
Činnost synchronizačního bloku 9 je pro případ dočasného zastavení oscilátoru 1 znázorněna na časovém diagramu na obrázku 4, kde průběhy U13, U10, U90, U94, U95, U96, U97, U70, U91, U92 znázorňují signály na odpovídajících svorkách 13, 10, 90, 94, 95, 96, 97, 70, 91, 92, průběhy U3221, U3222, U324, U328, U323 znázorňují signály na výstupních svorkách klopných obvodů 3221, 3222, 325 a na svorkách 328, 323 hrubě programovatelného generátoru 32 z obrázku 3.The operation of the synchronization block 9 is shown in the timing diagram in Figure 4 in the event of a temporary stop of the oscillator 1, where the waveforms U13, U10, U90, U94, U95, U96, U97, U70, U91, U92 show the signals at the corresponding terminals 13, 10, 90 , 94, 95, 96, 97, 70, 91, 92, waveforms U3221, U3222, U324, U328, U323 show signals at the output terminals of flip-flops 3221, 3222, 325 and at terminals 328, 323 of the coarse programmable generator 32 of Figure 3 .
Zastavovací signál 1194 uvolní klopný obvod 904 tak, že ten může přijmout signál U90 z řídicí svorky 90 synchronizačního bloku 9. Na výstupní svorce klopného obvodu 904 tím vznikne nulový signál U95, jímž se uzavře negační hradlo 14 oscilátoru 1 a přestanou se tím vytvářet signály U10, U13.The stop signal 1194 releases the flip-flop 904 so that it can receive the U90 signal from the control terminal 90 of the sync block 9. This generates a zero signal U95 at the flip-flop output terminal 904, closing the negation gate 14 of the oscillator 1 and stop generating U10 signals. , U13.
Signálem U90 se ještě vytvoří vzestupná hrana signálu U91, a to poslední aktivní hranou signálu U70. Spouštěcí signál U91 přivedený na spouštěcí svorky generátorů stimulů 3, 4 vyvolá nastavovací signál U3221, jímž se ukončí kladný signál U3222. Jeho sestupná hrana představuje takt, na nějž nelze omezeně programovatelný generátor impulsů 322 naprogramovat. Této sestupné hraně předchází nejvýše programovatelná hrana „p“ a následuje za ní nejníže programovatelná hrana „1“.The signal U90 creates the rising edge of the signal U91, the last active edge of the signal U70. The trigger signal U91 applied to the trigger terminals of the stimulus generators 3, 4 generates a setting signal U3221 which terminates the positive signal U3222. Its falling edge represents a clock to which the programmable pulse generator 322 cannot be programmed. This falling edge is preceded by the highest programmable edge 'p' followed by the lowest programmable edge '1'.
iU signálu U328 jsou odpovídající hrany, například „p”, ,,X”, „1“ o takt zpožděny, o další takt je pak zpožděna hrana „O” signálu U325 proti hraně „p” signálu U328. U signálu U323 je pak hrana „p” vytvořena ze signálu U328 předposlední aktivní hranou, hrana „O” ze signálu U325 poslední aktivní hranou a hrana „1” opět ze signálu U328 první aktivní hranou signálu U97 po opětovném spuštění oscilátoru 1, k němuž dojde ukončením zastavovacího signálu U94.For U328, the corresponding edges, such as "p", "X", "1" are delayed by one beat, and the edge "O" of U325 is delayed by another beat against edge "p" of U328. For signal U323, edge “p” is generated from signal U328 by the last active edge, edge “O” from signal U325 by last active edge and edge “1” is signal from signal U328 by the first active edge of signal U97 after oscillator 1 restarts. terminating the stop signal U94.
V době zastavení oscilátoru, kdy je signál U95 nulový, je i signál U905 na výstupní svorce blokovacího klopného obvodu 905 nulový a blokuje poslední klopný obvod 903 tak, že na jeho výstupu vznikne signál U92 až ze druhého impulsu signálu U902, odpovídajícího začátku druhého pracovního cyklu po opětovném spuštění oscilátoru 1. Signálem U92 se synchronizuje činnost generátoru testovacích vektorů 5. Je tedy zřejmé, že v době zastavení oscilátoru vysílá tento generátor trvale testovací vektor, přičemž byl vyslán ohybový signál, jak to vyžaduje řídicí jednotka 6.At the time the oscillator stops, when the U95 signal is zero, the U905 signal on the output terminal of the latch flip-flop 905 is zero and blocks the last flip-flop 903 so that U92 is output from the second pulse of U902 corresponding to the start of the second duty cycle. After restarting the oscillator 1. The U92 signal synchronizes the operation of the test vector generator 5. Thus, it is clear that at the time the oscillator is stopped, the generator continuously transmits a test vector and a bending signal has been transmitted as required by the control unit 6.
Také je zřejmé, že i z poslední naprogramované hrany „O” signálu U323 v koňcl pracovního cyklu, po němž došlo k zastavení oscilátoru, by vytvořil jemně programovatelný zpožďovací obvod 34 odpovídající vzestupnou hranu „O” na výstupu 303 celého generátoru stimulů 3, zpožděnou ovšem o jemně naprogramovatelný počet kroků K a o výstupní zpoždění tz.It is also evident that even from the last programmed edge of the "O" signal of the U323 signal at the end of the duty cycle after which the oscillator stopped, would produce a finely programmable delay circuit 34 corresponding to the rising edge "0" at output 303 of the entire stimulus generator 3. finely programmable number of steps K and output delay t z .
Pokud by například i hrubě programovatelný generátor vzestupné hrany 42 vykazoval stejné výstupní zpoždění tz, mohl by i na jeho synchronizační svorku 420 být přiveden synchronizační signál U97 a jeho činnost by byla shodná s výše popsanou Činností. Takovýto případ může nastat tehdy, jestliže výstupní zpoždění tz jsou například pomocí kompenzační zpožďovací linky vyrovnána na stejnou hodnotu u všech generátorů stimulů.If, for example, roughly programmable generator of the rising edge 42 exhibited the same output of a delay T, and could on its sync terminal 420 to be brought synchronization signal U97 and its activity would be consistent with the above-described activities. Such a case may occur if the output of the delay T using for example the compensation of the delay line is aligned to the same value for all stimuli generators.
Při praktické realizaci generátoru stimulů 3 z obrázku 2, například s integrovanými obvody rychlé řady STTL může výstupní zpoždění tz být v teoretických mezích 17 až 50 ns a v praktických mezích 25 až 40 ns. Praktický rozptyl tedy nepřekračuje hodnotu taktu T, například 20 ns. Vykazujě-li například generátor stimulů 3 pro uvažovanou vzestupnou hranu výstupní zpoždění t232 menší než například 30 ns, je výhodné programovat ji s kladnou korekcí, tedy s přičtením kladné hodnoty k32 = 30 — tZ32·In practicing the stimulus generator 3 of figure 2, for example integrated circuits with a quick series STTL output delay t may be of theoretical limits of 17 to 50 ns, and the practical limits of 25 to 40 ns. Thus, the practical variance does not exceed a tact value of T, for example 20 ns. For example, if the stimulus generator 3 has an output delay t 232 of less than, for example, 30 ns, for the rising edge to be considered, it is advantageous to program it with a positive correction, thus adding a positive value of k32 = 30 - t Z3 2 ·
Je-li rozsah Jemného programování v krocích K roven taktu T, například 20 ns, pak bude takto zkorigovaná vzestupná hrana „O” stimulu U303 na výstupní svorce 303 vytvořena z hrany „p” nebo „O” signálu U323. To znamená, že bude vytvořena vždy před zastavením oscilátoru.If the fine-programming range in steps K is equal to the clock time T, for example 20 ns, then the corrected rising edge "O" of the U303 stimulus at the output terminal 303 will be formed from the edge "p" or "O" of the U323 signal. This means that it will always be created before the oscillator stops.
Vykazuje-li například generátor stimulů 4 pro vzestupnou hranu výstupní zpoždění tZ42 větší než 30 ns, je výhodné programovat ji se zápornou korekcí, tedy s přičtením záporné hodnoty k42 = 30 — tz42. Zkorigovaná vzestupná hrana „O” stimulu U403 na výstupní svorce 403 bude pak vytvořena z hrany „p—1” nebo „p“ signálu U423.For example, if the stimulus generator 4 for the rising edge exhibits an output delay t Z42 of greater than 30 ns, it is advantageous to program it with a negative correction, that is, adding a negative value of k42 = 30 - t z42 . The corrected rising edge “O” of U403 stimulus at output terminal 403 will then be formed from the edge “p — 1” or “p” of the U423 signal.
Protože hrubě programovatelný generátor 42 je řízen synchronizačním signálem U98, který předchází o takt T signálu U97, je jako· poslední před zastavením oscilátoru vytvořena hrana „p” signálu U423. To znamená, že i u generátoru stimulů 4 bude zkorigovaná hrana „O” výstupního stimulu U403 vytvořena před zastavením oscilátoru, stejně jako tomu bylo u generátoru stimulů 3, s uvážením rozdílných výstupních zpoždění tz42 a t 232, tedy prakticky současně.Since the coarse programmable generator 42 is controlled by the synchronization signal U98 that precedes the clock cycle of the U97 signal, the edge "p" of the U423 signal is formed as the last before the oscillator stops. This means that even stimulus generator 4 is the corrected edge "O" of the output stimulus U403 created before the stopping of the oscillator as well as with the stimulus generator 3, taking into account different output delay tz42 2 at 32, i.e. practically the same time.
Podobně je zkorigovaná hrana „1” výstupního stimulu U303 vytvořena u generátoru 3 z hrany „O” nebo „1” a u generátoru 4 z hrany „p” nebo „O”, což ovšem znamená u obou současně až ve druhém pracovním cyklu po spuštění oscilátoru. Proto je signál U92 pro generátor testovacích vzorků 5 uvolněn blokovacím klopným obvodem 905 také až na začátku tohoto druhého pracovního cyklu.Similarly, the corrected edge “1” of the U303 output stimulus is created on generator 3 from edge “O” or “1” and on generator 4 from edge “p” or “O”, which means both at the same time . Therefore, the signal U92 for the test pattern generator 5 is also released by the blocking flip-flop 905 also at the beginning of this second duty cycle.
Korekci naprogramovaných hodnot pro vzestupnou i sestupnou hranu výstupního stimulu u každého generátoru stimulů provádí například neznázorněný výpečetní obvod a paměť korekcí, které například v sobě obsahuje řídicí jednotka 6.The correction of the programmed values for the rising and falling edges of the output stimulus at each stimulus generator is performed, for example, by a not shown seal circuit and a correction memory which, for example, comprises the control unit 6.
Synchronizační blok 9 lze také zjednodušit tím, že se vypustí první zpožďovací obvod 81 a synchronizační výstupní svorka 96 se připojí přímo k výstupní svorce 70 zpožďovacího členu 7.The synchronization block 9 can also be simplified by omitting the first delay circuit 81 and connecting the synchronization output terminal 96 directly to the output terminal 70 of the delay member 7.
V tomto, případě se všechny použité korekční hodnoty k, zmenší na hodnoty kj—T. Následkem toho· je na výstupních svorkách 303, 403 generátorů stimulů 3 a 4 před zastavením oscilátoru naposledy vytvořena hrana ,,p” místo hrany „O”, což pouze znamená, že konec, respektive začátek pracovního cyklu o délce p 1 taktů T označuje hrana „p” a že hrana „O” je první programovatelnou hranou v novém pracovním cyklu. Sestupná hrana signálu U92 na výstupní svorce 92 synchronizačního· bloku 9 tedy i v tomto případě zhruba označuje konec, respektive začátek pracovního cyklu. Přesného označování lze dosáhnout vhodným nastavením zpoždění, například zpožďovací linky, zapojené na výstupní svorku posledního klopného obvodu 903 zpožďovací kaskády.In this case, all the correction values used, k, are reduced to the values k i -T. As a result, an edge "p" is created at the output terminals 303, 403 of stimulus generators 3 and 4 before stopping the oscillator, instead of an edge "O", which only means that the end or start of the 1 cycle cycle “P” and that edge “O” is the first programmable edge in the new duty cycle. Thus, the falling edge of the signal U92 at the output terminal 92 of the synchronization block 9 roughly indicates in this case also the end or beginning of the duty cycle. Accurate marking can be achieved by appropriately adjusting the delay, for example, the delay line connected to the output terminal of the last latch cascade flip-flop 903.
Tento případ je znázorněn ná obrázku 5, na němž se synchronizační blok 9 liší od synchronizačního bloku na obrázku 3 ještě tím, že je doplněn programovacím klopným obvodem 906, jehož výstupní svorka tvoří třetí výstupní svorku 98 synchronizačního· bloku 9, připojenou ik ovládací svorce 19 výběrového· negačního součinového hradla 18 v oscilátoru 1.This case is illustrated in Figure 5, in which the synchronization block 9 differs from the synchronization block in Figure 3 in that it is supplemented by a programming flip-flop 906 whose output terminal forms a third output terminal 98 of the synchronization block 9 connected to the control terminal 19. the selective · negative product gate 18 in the oscillator 1.
Hodinová svorka klopného obvodu 906 je připojena k pomocné výstupní svorce 13 oscilátoru 1, jeho vstupní svorky jsou připojeny ke vstupním svorkám prvního klopného obvodu 901 zpožďovací kaskády.The flip-flop clock terminal 906 is connected to the auxiliary output terminal 13 of oscillator 1, its input terminals are connected to the input terminals of the first flip-flop 901 of the delay cascade.
(Nulovací svorka klopného obvodu 906 je přes registr 220 připojena k přídavné programovací svorce 221 generátoru periody 2. Nastavovací svorka 11, respektive výstupní svorka 10, jsou připojeny lke třetí výstupní svorce 95, respektive k synchronizační vstupní svorce 93 synchronizačního· bloku(The flip-flop 906 terminal is connected via register 220 to the period 2 generator 2 auxiliary programming terminal 221. The adjusting terminal 11 and the output terminal 10, respectively, are connected to the third output terminal 95 and the synchronization input terminal 93 of the synchronization block.
9.9.
V oscilátoru je známým způsobem zapojena zpětnovazební smyčka přes zesilovač 15, první odbočku 161 zpožďovací linky 13 a první vstupní svorku negačního součinového· hradla 14. Jeho třetí vstupní svorka je připojena k výstupní svorce 182 výběrového hradla 18, jehož první vstupní svorka 181 je přes pomocnou zpožďovací linku 17 a invertor připojena k druhé odbočce zpožďovací linky 16.In the oscillator, the feedback loop is connected in a known manner through the amplifier 15, the first tap 161 of the delay line 13, and the first input terminal of the negative gate 14. Its third input terminal is connected to the output terminal 182 of the selector gate 18. the delay line 17 and the inverter connected to the second branch of the delay line 16.
Oscilátor 1 pracuje v souhlase s časovým diagramem na obrázku S, kde šignďly U90, U98, U13, U10, U181, U182 odpovídají napěťovým průběhům na svorkách 80, '98, 13, 10, 181, 182 pro. případ, že na přídavné programovací svorce 221 je naprogramováno napětí U221 = 1.Oscillator 1 operates in accordance with the timing diagram in Figure S where the shingles U90, U98, U13, U10, U181, U182 correspond to the voltage waveforms at terminals 80, 98, 13, 10, 181, 182 for. in case the voltage U221 = 1 is programmed at the additional programming terminal 221.
Signál U90 indikující konec opakovači periody a vydávaný generátorem periody 2 je nejprve zasynchronizován programovacím klopným obvodem 908. Vzniklý signál U98 dovolí, aby se ze signálu U181 vytvořil jediný impuls U182.The signal U90 indicating the end of the repeating period and emitted by the period generator 2 is first synchronized by the programming flip-flop 908. The resulting signal U98 allows a single pulse U182 to be generated from signal U181.
-Vzestupná hrana tohoto· impulsu má pomocí druhé odbočky 182 a pomocí zpožďovací linky 17 nastaveno zpoždění proti vzestupné hraně signálu U13 na hodnotu T/2. Oscilátor pak pokračuje v činnosti obvyklým způsobem, signál U98 se ukončí a po (p -J-1) taktech T vvšle generátor 2 další signál U90. ' Hrubě naprogramovaná opakovači perioda (p-J-l).T se tímto způsobem zvětší o· hodnotu T/2, čímž je umožněno její programování s jemnějším krokem T/2, například 10 ns. Je-li na přídavné programovací svorce 221, která je připojena k příslušnému výstupu řídicí jednotky 6, nulové napětí, zůstává programovací klopný obvod 906 stále ve stavu, kdy uzavírá výběrové hradlo· 18, takže k prodloužení opakovači periody (p-J-ljT nedojde.The rising edge of this pulse has a delay against the rising edge of the signal U13 set to T / 2 by means of a second tap 182 and a delay line 17. The oscillator then continues to operate in the usual manner, the U98 signal is terminated, and after (p-J-1) clocks T, the generator 2 sends another U90 signal. In this way, the coarse programmed repetition period (p-J-1) T is increased by T / 2, allowing it to be programmed with a finer T / 2 step, for example 10 ns. If there is no voltage at the additional programming terminal 221, which is connected to the corresponding output of the control unit 6, the programming flip-flop 906 remains in the state that closes the selection gate 18 so that the repetition period is not extended (p-J-11T).
V činnosti synchronizačního bloku 9 a generátorů stimulů 3 a 4 se uvedené jemné prodloužení opakovači periody, respektive pracovního, cyklu projeví stejně, iako· by v časovém diagramu na obrázku 4 trval zastavovací signál U94 jen krátkou dobu. To znamená, že například výstupní stimul na výstupní svorce 393 naprogramovaný se vzestupnou hranou. „O”, a sestupnou hranou „1”, se rovněž zvětší o hodnotu T/2, Před koncem pracov·. cyklu o délce (p —0,5 T tedy vznikne oblast o šířce 0,5 T, do níž nelze výstupní hrany naprogramovat. Vhodným naprogramováním generátorů stimulů se však lze této oblasti prakticky vždy vyhnout.In the operation of the synchronization block 9 and the stimulus generators 3 and 4, said fine extension of the repetition period and / or the duty cycle, respectively, is reflected in the same way as in the timing diagram in FIG. That is, for example, an output stimulus at the output terminal 393 programmed with a rising edge. “O”, and the falling edge “1”, also increases by T / 2, Before end of work. This means that an area with a width of 0.5 T is created in which the output edges cannot be programmed. However, this area can practically always be avoided by suitable programming of the stimulus generators.
Ještě jemnějšího programování generátoru periody 2, například po 0,25 T, lze do240293 sáhnout pomocí výběrového hradla 18 v oscilátoru 1 na obrázku 7. Ten se od oscilátoru na obrázku 5 liší pouze tím, že výběrovou svorku 19 tvoří propojené druhé vstupní svorky všech tří součtových sekcí hradla 18, první vstupní svorky každé selkce jsou připojeny k odpovídajícím odbočkám 171, 172, 173 zpožďovací linky 17 a třetí vstupní svorky druhé a třetí součtové sekce hradla 18 jsou přes registr 2220 připojeny k souhrnně označenému přídavnému programovacímu vstupu 222 generátoru periody 2.Even finer programming of the period 2 generator, for example 0.25 T, can be reached by 240293 using the selection gate 18 in oscillator 1 in Figure 7. This differs from oscillator in Figure 5 only in that the selection terminal 19 is formed by interconnected second input terminals of all three the gate input sections 18, the first input terminals of each selection are connected to the corresponding taps 171, 172, 173 of the delay line 17, and the third input terminals of the second and third sum sections of the gate 18 are connected via register 2220 to the collectively labeled additional programming input 222 of the period 2 generator.
Je-li na výběrové svorce 19 kladné napětí a registr 2220 je naprogramován tak, že uzavírá druhou i třetí součtovou sekci hradla 18, projde na jeho výstupní svorku 182 signál z první odbočky 171, který způsobí dříve popsaným způsobem prodloužení opakovači periody (p + 1)T o hodnotu T/4, například 5 ns.If the positive terminal 19 is positive and the register 2220 is programmed to close the second and third summation sections of the gate 18, a signal from the first tap 171 passes to its output terminal 182, causing the repetition period to be extended (p + 1). ) T by T / 4, for example 5 ns.
Je-ll registr 2220 naprogramován tak, že uzavírá pouze třetí součtovou sekci, projde na výstup hradla 18 signál z první i z druhé odbočky 171 a 172 a vzniklým signálem U1B2 se opakovači perioda prodlouží o hodnotu T/2, například 10 ns.When register 2220 is programmed to close only the third sum section, the gate 18 outputs a signal from both the first and second taps 171 and 172, and increases the repetition period by a T1B signal of T / 2, for example 10 ns.
Je-ll registr 2220 naprogramován tak, že neuzavírá žádnou součtovou sekci hradla 18, vytvoří se na jeho výstupní svorce signál U182 s tak zpožděnou vzestupnou hranou, že se opakovači perioda prodlouží o· hodnotu 3T/4, například 15 ns. Sestupná hrana signálu U182 přitom zůstává neposunuta tak, aby vždy předcházela vzestupné hraně signálu U13 a nedošlo k nežádoucí koincidenci těchto hran.If register 2220 is programmed to not close any summing section of gate 18, a U182 signal is generated at its output terminal with such a delayed rising edge that the repetition period is extended by 3T / 4, for example 15 ns. The falling edge of the signal U182 remains displaced in such a way that it always precedes the rising edge of the signal U13 and avoids undesirable coincidence of these edges.
Časovači jednotku testovacího signálu podle vynálezu lze výhodně využít nejen v systémech pro testování paměťových obvodů statického i dynamického typu, ale i v systémech pro testování desek s logickými obvody, které mezi zadávanými stimuly mohou provádět vlastní samostatnou činnost.The test signal timing unit according to the invention can be advantageously used not only in systems for testing static and dynamic type memory circuits, but also in systems for testing logic circuit boards, which can perform their own independent operation between the stimuli to be entered.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS843021A CS240293B1 (en) | 1984-04-20 | 1984-04-20 | Testing System Timing Unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS843021A CS240293B1 (en) | 1984-04-20 | 1984-04-20 | Testing System Timing Unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS302184A1 CS302184A1 (en) | 1985-07-16 |
| CS240293B1 true CS240293B1 (en) | 1986-02-13 |
Family
ID=5369076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS843021A CS240293B1 (en) | 1984-04-20 | 1984-04-20 | Testing System Timing Unit |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS240293B1 (en) |
-
1984
- 1984-04-20 CS CS843021A patent/CS240293B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS302184A1 (en) | 1985-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4504749A (en) | Delay pulse generating circuit | |
| US5087829A (en) | High speed clock distribution system | |
| US4412342A (en) | Clock synchronization system | |
| US5259006A (en) | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like | |
| EP0136204B1 (en) | Control of signal timing apparatus in automatic test systems using minimal memory | |
| DE102005050866A1 (en) | Method and apparatus that compensate for frequency drift in a delay locked loop | |
| US6032282A (en) | Timing edge forming circuit for IC test system | |
| US5552733A (en) | Precise and agile timing signal generator based on a retriggered oscillator | |
| US6636999B1 (en) | Clock adjusting method and circuit device | |
| KR100313255B1 (en) | Combinational delay circuit for a digital frequency multiplier | |
| US4914325A (en) | Synchronizing circuit | |
| US5530407A (en) | Digital trimming for frequency adjustment | |
| US5163069A (en) | Pattern synchronizing circuit and method | |
| US5717352A (en) | Wave formatter circuit for semiconductor test system | |
| US5329240A (en) | Apparatus for measuring clock pulse delay in one or more circuits | |
| CS240293B1 (en) | Testing System Timing Unit | |
| USRE36063E (en) | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal | |
| EP0453171A2 (en) | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like | |
| US4797572A (en) | Trigger re-synchronization circuit | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| US5303365A (en) | Clock generation in a multi-chip computer system | |
| JP2965049B2 (en) | Timing generator | |
| SU1330740A1 (en) | Descrete pulse delay unit | |
| EP0403093B1 (en) | Method and apparatus for synchronized sweeping of multiple instruments | |
| US5514991A (en) | Synchronous data row generating circuit |