CS238812B1

CS238812B1 - Device for checking of semiconductor elements

Info

Publication number: CS238812B1
Application number: CS817978A
Authority: CS
Inventors: Jozef Chamraz; Jozef Kubo
Original assignee: Jozef Chamraz; Jozef Kubo
Priority date: 1981-10-30
Filing date: 1981-10-30
Publication date: 1985-12-16
Also published as: CS797881A1

Abstract

Vynález rieši zariadenie pre testovanie polovodičových prvkov. Podstata vynálezu je znázorněná na obr. č. 1, a obr. č. 2. Kde blok (1) představuje riadiacu pamáť mikroprogramu, z ktorej instrukčně slovo rozdělené do příslušných mikrokódov prichádza na jednotku riadenia programového programu (2). Táto jednotka riadi spolu s příslušnými mikrokódjni prichádzajú.cimi z in· štrukčného slova parnati mikroprogramu (1) činnosť jednotky gencrovania dát (3) a jednotky generovania adries (4). Jednotka riadenia programového priebehu (2) taktiež riadi výher dalše) inštrukcie pre další programový krok z parnati mikroprogramu (1). Jednotka pomocných obvodov (5) zaisťuje nahratie testovacieho programu a kontrolně funkcíe počas testovania.The invention provides a device for testing semiconductor devices elements. The essence of the invention is shown in FIG. no. 1, and FIG. no. 2. Where block (1) represents the microprogram control memory of which instruction word divided to the appropriate microcodes per program program unit (2). This unit controls together with the appropriate microcodees come in. of the structural word parnati of the microprogram (1) the operation of the data gelling unit (3) and the unit address generation (4). Control unit program run (2) also controls the wins of the next) instructions for the next program step from the microprogram (48). The auxiliary circuit unit (5) secures upload test program and checklist functions during testing.

Description

Vynález rieši zariadenia pre testovanie polovodičových prvkov. U doposial' známých zariadení sa tesíovacis algoritmy vytvárajú vo zvláštnych generátoroch riešených na čisto obvodovom základe. Vol'bu nových algoritmov je možné urobiť iba nadrátovaním nových generátorov, čo neumožňuje operativně modiíikácie testovacích algoritmov. Taktiež pomocou týchto zapojení nemožno testovat pamati PROM a integrované obvody s nepravidelnými štruktúrami. Iné známe zariadenia sú zostavené pomocou špeciálnych obvodových prvkov emitorovo viazanej logiky, ktoré nie sú k dispozícii.The invention provides devices for testing semiconductor devices. In the known devices, the sealing algorithms are created in special generators designed on a purely circuit basis. The choice of new algorithms can only be made by over-generating new generators, which does not allow the modification of the test algorithms operatively. Also, PROM memories and ICs with irregular structures cannot be tested using these connections. Other known devices are constructed using special circuit-emitter-bound logic elements that are not available.

Uvedené nevýhody odstraňuje zariadenie pre testovanie polovodičových prvkov podlá vynálezu, ktorého podstatou je, že na pamáť mikroprogramu je připojená jednotka pomocných obvodov, ktorá obsahuje okrem ovládacieho registra i blok interface magnetofonu, blok interface klávesnice a blok pripojenia funkčných klúčov. Na vstupy ovládacieho registra je připojený výstup bloku interface magnetofonu, výstup bloku interface klávesnice a výstup bloku pripojenia funkčných klúčov. Na blok interface magnetofonu je připojený magnetofon, na blok interface klávesnice je připojená klávesuica a na blok pripojenia funkčných klúčov sú připojené funkčně klúče. Na pamáť mikroprogramu sú připojené multiplexer indexovacieho registra, obvody postupného spracovania a multiplexer programového registra, ktoré tvoria súčasť jednotky riadenia programového priebehu. Výstup programového čítača je připojený 11a vstup pamati mikroprogramu, na ktorú je tiež připojená jednotka generovania dát. Jednotka generovania dát obsahuje hlavný datový blok, pomocný datový blok, maskovací register, blok komparátorov dát a památ testovacieho vzoru. Na jednotku generovania dát je připojený dekodér inšrukcii, ktorý spolu s obvodmi postupného spracovania, indexovacím registroin so svojím multiplexerom, prvým zásobníkem, prvým ukazovatelom zásobníka, programovým čítačom so svojím multiplexerom, druhým zásobníkom a druhým ukazovatelom zásobníka tvoří jednotku riadenia programového priebehu. Na dekadér inštrukcií je připojený hlavný blok generovania adries, blok komparátorov adries a pomocný blok generovania adries, ktoré spolu s registroin horného limitu a blokom komparátorov adries tvoria jednotku generovania adries a sú medzi sebou přepojené. Jednotka generovania adries je spojená s jednotkou generovania dát. Testovaný polovodičový prvok je připojený k jednotke riadenia programového priebehu, k jednotke generovania dát a k jednotke generovania adries.These disadvantages are overcome by the semiconductor element testing device according to the invention, which consists in that an auxiliary circuit unit is connected to the memory of the microprogram, which comprises, in addition to the control register, a tape recorder block, keyboard interface block and function key connection block. The output of the tape interface block, the keyboard interface block output and the function key connection block output are connected to the control register inputs. A tape recorder is connected to a tape deck interface, a keyboard is attached to a keyboard interface block, and function keys are connected to a function key connection block. An index register multiplexer, sequential processing circuits, and a program register multiplexer, which form part of the program control unit, are connected to the microprogram memory. The program counter output is connected 11a to the microprogram memory input to which the data generation unit is also connected. The data generation unit includes a master data block, an auxiliary data block, a mask register, a data comparator block, and a test pattern memory. An instruction decoder is connected to the data generation unit, which together with the progressive processing circuitry, index registerroin with its multiplexer, first stack, first stack pointer, program counter with its multiplexer, second stack, and second stack pointer form a program run control unit. The main address generation block, the address comparator block, and the auxiliary address generation block are coupled to the instruction decoder, which together with the upper limit registrroin and the address comparator block form an address generation unit and are interconnected. The address generation unit is associated with the data generation unit. The test semiconductor element is connected to a program run control unit, a data generation unit, and an address generation unit.

Výhoda zariadenia podlá vynálezu je v tom, že pre testovanie integrovaných obvodov strednej a velkej hustoty integrácie sa využije relativné pomalých integrovaných obvodov z domácej súčiastkovej základné, z ktorých je skonštruovaný mikroprogramovatelný generátor pre generovanie testovacej postupnosti s ekvivalentnými vlastnosťami, aké majú špičkové zahraničně zariadenia, t. j. s rovnakým súborom inštrukcií a operačnými schopnosťami a s pracovným kmítočtom do 5 MHz.The advantage of the device according to the invention is that for testing of medium and high density integrated circuits, relatively slow integrated circuits from the home component base are used, from which a micro-programmable generator is constructed to generate a test sequence with equivalent properties to high-end foreign devices. . j. with the same set of instructions and operational capabilities and with a working frequency up to 5 MHz.

Zariadenie pre testovanie polovodičových prvkov podlá vynálezu je příkladné znázorněné na přiložených výkresoch, kde obr. 1 znázorňuje základné schéma zariadenia a obr. 2 zobrazuje zapojenie jednotky pomocných obvodov a pripojenie vonkajších spolupracujúcich členov.The device for testing the semiconductor elements according to the invention is shown by way of example in the accompanying drawings, wherein FIG. 1 shows a basic diagram of the device, and FIG. 2 shows the wiring of the auxiliary circuit unit and the connection of the external cooperating members.

Na pamáť 1 mikroprogramu je vedením 134 připojená jednotka 5 pomocných obvodov. Táto jednotka obsahuje okrem ovládacieho registra 34 i blok interface 31 magnetofonu, blok interface 32 klávesnice a blok pripojenia 33 funkčných kllTičov. Tieto bloky sú navzájom přepojené vedeniami 332 a 533. Na vstupy 540 ovládacieho registra 54 je připojený výstup 511 bloku interface 51 magnetofónu, výstup 521 bloku interface 52 klávesnice a výstup 531 bloku pripojenia 53 funkčných klúčov. Na blok interface 52 klávesnice je vedením 752 připojená klávesnica 7. K bloku pripojenia 53 funkčných kfúčov sú vedením 853 připojené funkčně kfúče 8. Na pamáť 1 mikroprogramu je připojená jednotka riadenia 2 programového priebehu tak, že vedenie 123 je připojené -.na multiplexer 231 indexovacieho registra ^&2Λ23, vedenie 111 na obvody 21 postupného spracovania a vedenie 124 na multiplexer 241 programového čítača 24. Výstup 244 programového čítača 24 je připojený na vstup 125 pamati 1 mikroprogramu. Na túto pamáť je taktiež pripejná jednotka 3 generovania dát vedením 123. Jednotka 3 generovania dát obsahuje hlavný datový blok 31, pomocný dátový blok 32, maskovací register 33, blok 34 komparátorov dát a pamať 35 testovacieho vzoru, ktoré sú medzi sebou navzájom přepojené vedeniami 311 až 31S. Na jednotku 3 generovania dát je vedeniami 317 až 320 připojený dekodér 22 inštrukcií. Tento spolu s obvodmi 21 postupného spracovania, indexovacím registroin 23 so svojím multiplexerom 231, zásobníkom 232 a ukazovatelom zásobníka 233, ako i programovým čítačom 24 so svojím multipleberom 241, zásobníkom 242 a ukazovatelom zásobníka 243 tvoří jednotku riadenia 2 programového priebehu, v ktorej sú navzájom přepojené vedeniami 251, 252, 253, 254, 255, 256, 257, 258, 260, 261, 262, 283, 264, 265, 266, 267, 268, 269. Na dekodére 22 inštrukcií jednotky riadenia 2 programového priebehu 2 je vedením 412 připojený hlavný blok 41 generovania adries, vedením 411 připojený blok 45 komparátov adries a vedením 413 připojený pomocný blok 42 generovania adries, ktoré spolu s registrom 43 dolného limitu a registrom 44 horného limitu tvoria jednotku generovania adries a sú medzi se238812 bou přepojené vedeniami 414, 415, 416, 417, 418, 419. Jednotka 4 generovania adries je spojená s jednotkou 3 generovania dát vedeniami 220, 421, 422, 423. Testovaný polovodičový prvok 9 je připojený vedením 92 k jednotke riadenia 2 programového priebehu, vedením 91 k jednotke 3 generovania dát a k jednotke 4 generovania adries je přepojený vedením ÍÍ3. Na blok interface 51 magnetofonu 651 připojený magnetofon 6.The auxiliary circuit unit 5 is connected to the memory 134 of the microprogram. This unit includes, in addition to the control register 34, a tape recorder interface block 31, a keyboard interface block 32 and a function key connection block 33. These blocks are interconnected by lines 332 and 533. Outputs 51 of the tape deck interface 51, the output 521 of the keyboard interface block 52, and the output 531 of the function key connection block 53 are connected to inputs 540 of the control register 54. A keyboard 7 is connected to the keyboard interface block 52 by means of a line 752. Function keys 8 are operatively connected by a line 853 to the function key connection block 53. A program run control unit 2 is connected to the memory 1 of the microprogram. register 23 ^& 23, line 111 to the progressive processing circuitry 21 and line 124 to the multiplexer 241 of the program counter 24. The output 244 of the program counter 24 is connected to the input 125 of the memory 1 of the microprogram. A data generation unit 3 is also attached to this memory by line 123. The data generation unit 3 comprises a main data block 31, an auxiliary data block 32, a mask register 33, a data comparator block 34 and a test pattern memory 35 interconnected with the lines 311 to 31S. An instruction decoder 22 is connected to the data generation unit 3 by lines 317 to 320. This together with the progressive processing circuitry 21, index register 23 with its multiplexer 231, stack 232 and stack pointer 233 as well as program counter 24 with its multipleber 241, stack 242 and stack pointer 243 form a program run control unit 2 in which they connected via lines 251, 252, 253, 254, 255, 256, 257, 258, 260, 261, 262, 283, 264, 265, 266, 267, 268, 269. 412 an associated address generation block 41, an address comparator block 45 connected via a line 411, and an address generation auxiliary block 42 connected via a line 413 which together with the low-limit register 43 and the high-limit register 44 form an address generation unit and are interconnected between lines 414, 415, 416, 417, 418, 419. The address generation unit 4 is connected to the data generation unit 3 by lines 220, 421, 422, 423. Te. The semiconductor element 9 to be connected is connected by a line 92 to a program run control unit 2, by a line 91 to a data generation unit 3 and to an address generation unit 4 by a line 13. Tape recorder 6 connected to interface block 51 of tape recorder 651.

Funkcia zariadenia pódia vynálezu je nasledovná: Cez blok interface klávesnice 52 pomocou bloku pripojenia funkčných kfúčov 53 a jednotky pomocných obvodov 5 sa nahrá mikroprogram z magnetofonu 6 alebo mikropočítača připadne manuálně z klávesnice 7 do pamati mikroprogramu 1 pri stlačenom funkčnom klTíči nahrávanie programu. Mikrokódy uložené v jednotlivých sektoroch určených pre jednotku riadenia programového priebehu 2, jednotku generovania dát 3 a jednotku generovania adries 4 sú cez vedenia 111 vedené do obvodov postupného spracovania 21 a z týchto cez vedenia 269 do dekodéru inštrukcií 22, ktorý riadi činnost jednotky riadenia programového priebehu 2, jednotky generovania dát 3 a jednotky generovania adries 4 v závislosti od funkcie navolenej na funkčných kiúčoch 8. Po nahratí programu do pamati mikroprogramu 1 a stlačení tlačítka REST sa programový čítač 24 nastaví na nulovú adresu a zariadenie je připravené pracovat pódia predom připraveného mikroprogramu. Po stláčaní funkčného klúča RVN začne programový čítač 24 krakovat po jednotlivých adresách a vykonávat činnost určenú mikroprogramu uloženú v pamati mikroprogramu 1. Dekodér inštrukcií začne riadiť činnost multiplexera programového čítača 241 cez vedenia 261 a tento cez vedenia 262 riadi činnost programového čítača 24. Úroveň zásobníka programového čítača 242 riadi ukazovatel' zásobníka 243 cez vedenie 263 a tento je riadený z dekodéru inštrukcií 22 tak, že pri inštrukcií skoku do programu inkrementuje a při návratovej instrukci! dekrementuje, z čoho vyplývá, že prvá adresa skoku clo programu je uložená na najnižšej úrovni zásobníka programového čítača 242 a n-tá adresa skoku do programu na najvyššej úrovni. Ukazovat! zásobníka programového čítača 243 je lBúrovňový. Pri inštrukcií návratu z podprogramu je činnost programového čítača 24 nasledovná. Cez vedenie 263 je zásobník programového čítača 242 připojený na multiplexer programového čítača 241, ktorý povelom z dekodéru inštrukcií 22 tento přepne tak, že do programového čítača 24 sa přepíše návratová adresa uložená v zásobníku programového čítača 242 na úrovni, ktorú má ukazovatel' zásobníka programového čítača 243 a tento zároveň urobí dekrement a na zásobník nastaví novů návratová adresu. Pri indexovacích skokoch sa do zásobníka programového čítača 242 zapisuje adresa, na ktorej tento skok bol uložený takým spósobom, ako i inštrukcie skoku do podprogramu. Hodnota indexu uložená v pamati mikroprogramu 1 sa cez vedenie 123 privádza na multiplexer indexovacieho registra 231 a z něho cez vedenia 253 na indexovací register 23. Indexovací register 23 sa skládá z 8bitového paralelného registra a odčítačky, ktorá je jeho súčasťou a je připojená výstupmi na multiplexer indexovacieho registra a touto vazbou je zabezpečené dekrementovanie. Indexovací register vykonává dve operácie, a to dekrement a kontrolu svojho obsahu. Zároveň výstup indexovacieho registra 23 je připojený cez vedenina 252 na zásobník indexovacieho registra 232, ktorý představuje pamať a híbku 32 slov, ktorú riadi ukazovatel' zásobníka 233 riadený z dekodéru inštrukcií 22. Ak je obsah indexovacieho registra rovný nule posledný zapísaný údaj v zásobníku indexovacieho registra 232 sa cez vedenie 251 a multiplexer indexovacieho registra 231 zapíše cez vedenie 253 do indexovacieho registra 23. Jednotka riadenia programového priebehu 2 riadi činnost' jednotky generovania adries 4 a jednotky generovania dát 3, ktoré zada spatné ovplyvňujú jej činnost na základe výsledkov z bloku komparátorov adries 45 a bloku komparátorov dát 34. Tieto podmieňujú vetvenie programu pri podmienkových skokoch. Jednotka generovania adries 4 pozostáva zo štyroch 16bitových paralelných registrov a pridruženej logiky. Jednotlivé časti jednotky generovania adries sú: Hlavný blok generovania adries 41, v ktorom možno vykonávat osem operách, a to držanie, inkrementovanie, dekrementovanie, komplementovanie, plnenie registra horného limitu 44, plnenie pomocného bloku generovania adries 42, externě plnenie a posuv. Hlavný blok generovania adries 41 je riadený z dekodéru inštrukcií 22 cez vedenie 412 a jeho výstupy sú cez vedenia 414 připojené na blok komparátorov adries 45 a vedenia 418 připojené na pomocný blok generovania adries 42. Pomocný blok generovania adries 42 sa používá pre dočasné pamatanie adresy (adresový směrník] počas testovacích operách. Jeho operácie sú: držanie, plnenia hlavného bloku generovania adries 41, plnenie údajom adlresa plus jedna a výměna obsahov pomocného bloku generovania adries 42 s hlavným blokom generovanie adries 41. Výstupy pomocného bloku generovania adries 42 sú připojené cez vedenie 415 na blok komparátorov adries 45. Na blok komparátorov adries 45 sú připojené ostatně dva registre bloku generovania adries 4 následovně. Cez vedenie 416 je připojený register dolného limitu 43. Tento register sa používá na uchovanie najnižšej adresy práce testovacej pamati. Ďalšou jednotkou tohoto zariadenia je jednotka generovania dát 3. Táto jednotka má tiež štyri 16bitové paralelné registre a přidruženu.The function of the device according to the invention is as follows: Through the keyboard interface block 52 by means of the function key connection block 53 and the auxiliary circuit unit 5, the microprogram from the tape recorder 6 or the microcomputer is loaded manually from the keyboard 7 into the memory of the microprogram 1. The microcodes stored in the sectors designated for the program flow control unit 2, the data generation unit 3, and the address generation unit 4 are routed via the lines 111 to the progressive processing circuitry 21 and from these via the lines 269 to the instruction decoder 22 , data generation units 3, and address generation units 4 depending on the function selected on the function keys 8. After loading the program into the memory of the microprogram 1 and pressing the REST button, the program counter 24 is set to zero and the device is ready to operate on the pre-prepared microprogram. When the RVN function key is pressed, program counter 24 begins to crack by address and perform the activity specified by the program stored in the program memory 1. The instruction decoder starts to control program counter multiplexer operation 241 through lines 261 and controls channel counter operation via lines 262. the counter 242 controls the container pointer 243 through line 263 and is controlled from the instruction decoder 22 so that it increments upon the jump instruction and the return instruction! it decrements, indicating that the first jump address of the program duty is stored at the lowest level of the program counter stack 242 and the nth jump address to the program at the highest level. Show! the stack of the program counter 243 is 1-level. When returning from a subroutine, the operation of the program counter 24 is as follows. Via line 263, the program counter stack 242 is coupled to the program counter multiplexer 241, which switches it by instruction from the instruction decoder 22 to overwrite the program address 24 in the program counter stack at the level of the program counter stack pointer to the program counter 24. 243 and it also decrements and sets a new return address on the stack. In index jumps, the address at which the jump was stored in such a way as well as jump instructions to the subroutine is written to the stack of the program counter 242. The index value stored in the memory of the microprogram 1 is fed via line 123 to the index register multiplexer 231 and therefrom via lines 253 to the index register 23. The index register 23 consists of an 8-bit parallel register and subtractor that is part thereof and connected to the index multiplexer outputs. register and this binding ensures decrementing. The index register performs two operations, decrement and checking its content. At the same time, the output of the index register 23 is coupled via spline 252 to the index register stack 232, which represents memory and word depth 32 controlled by the stack pointer 233 controlled from the instruction decoder 22. If the index register content is zero 232, via line 251 and index register multiplexer 231, is written to line index register 23 via line 253. The program run control unit 2 controls the operation of the address generation unit 4 and the data generation unit 3, which in turn affect its operation based on results from the address comparator block. 45 and the data comparator block 34. These condition the program branching in conditional jumps. The address generation unit 4 consists of four 16-bit parallel registers and associated logic. The individual parts of the address generation unit are: Main address generation block 41 in which eight operations can be performed, namely holding, incrementing, decrementing, complementing, filling the upper limit register 44, filling the auxiliary address generation block 42, externally filling and shifting. The main address generation block 41 is controlled from the instruction decoder 22 via line 412 and its outputs are connected via lines 414 to the address comparator block 45 and lines 418 connected to the auxiliary address generation block 42. The auxiliary address generation block 42 is used for temporary address storage ( Its operations are: holding, filling the address generation main block 41, filling the address plus one, and exchanging the contents of the address generation auxiliary block 42 with the address generation main block 41. The outputs of the address generation auxiliary block 42 are connected via a line. In addition, two registers of address generation block 4 are connected to address comparator block 45. The lower limit register 43 is attached via line 416. This register is used to hold the lowest test memory work address. unit generating data 3. This unit also has four 16-bit parallel registers and an associated one.

'7 logiku. Sú to: Hlavný clátový blok 31, ktorý dodává testovacie slovo, ktoré sa popisuje do testovacieho prvku a používá sa na porovnanie s dátami vyčítanými z testovaného prvku.'7 logic. These are: Master Coating Block 31, which delivers a test word that is described in the test element and is used to compare with data read from the test element.

V hlavnom dátovom bloku možno vykonávat tieto operácie: držanie, inkrementovanie, tieto operácie: držanie, inkrementovanie, dekrementovanie, kompreroentovanie zavá dzanio pomále testovaného vzoru 35, zavádzanie dát z pomocného bloku dát 32 posuv vl'avo, kruhový posuv s pomocným blokom dát. Posuv je modifikovaný s riadiacimi inštrukciami. Pomocný datový blok 32 sa používá spolu s hlavnýin datovým blokom 21 na generovanie dát. V pomocnom dátovom bloku možno vykonával tri operácie: držanie, zavádzanie hlavného datového bloku 31 a kruhový posun s Idavným datovým blokom. Maskovací register 33 sa používá na meranie dížky slova testovaného prvku, alebo jednoducho blokuje časti slova právě testovaného prvku. Blok komparátorov dát 34 sa používá na popis dát z testovaného prvku. Tieto sa do bloku strobujú vo vybavovacom čase parna ťového cyklu a potom porovnávají! s potřebnými výstupmi hlavného bloku generovania dát 31 cez vedenie 314 alebo pomocného datového bloku 32 cez vedenia 315. Cez vedenia 31G je do bloku komparátorov dát přivedená maska z maskovacieho registra 33. Cez vedenie 320 je z bloku komparátorov dát ovládaná jednotka riadenia programového priebehu 2 pomocou dekodéru inštrukcií 22. Výstupy hlavného bloku generovania dát 31 sú cez vedenia 91 přivedené na testovaný prvok 9 ako data zbernica. Jednotka generovania dát 3 obsahuje ďalej pamáť testovaného vzoru, ktorá sa používá vtedy, ak sa nejedná o algoritmický vzor, ale priamo určené sekvencie, ktoré sú uložené v tejto památi. Pamáť jo adresovaná z hlavného bloku generovania adries a sekvoucie uložené na danej adrese sa cez hlavný blok generovania dát 31 dostávají! na testovaný prvok 9. Toto spojenie umožňuje taktiež modifikáciu uloženej sekvencíe. Ďalšia výhoda takejto skladby je tá, že namiesto památe testovacieho vzoru sa dá použit referenčný prvok (napr. pri testovaní památi ROM), ktorý obdobné ako pamáť testovacieho vzoru je adresovaný z hlavného bloku generovania adries a data sú zapísané do hlavného datového bloku. Konštrukcia zariadenia spočívá v tom, že využívá zároveň typové karty, ktoré slúžia ako interfeys s určitým testovaným prvkom alebo systémom. Výkonnost tohoto systému vychádza z taktu, že tento nepotřebuje pevne hardwarovo realizované testovacie rutiny, ako iné testery památi, ani nevyužívá výlučné testovanie vzorom s vyrovnávacej památe. Zariadenie pre testovanie polovodičových prvkov je špeciáiny multiprocesor, ktorý jc mikroprogramovaný, využívá programovatelné testovacie rutiny, ktoré bežia nepřetržíte s rýchlosťou v reálnom čase. Súhor inštrukcií je navrhnutý pre účinné generovanie testovacích vzorov a systém je dostatočne rýchly. Zariadenie je zostavené v panelovej konštrukcii na doškách o rozmeroch 135 x 2 mm. Dva konektory, ktoré sú umiestnené na prednom panely, sú opatřené vodítkami pre zosunutie typovej karty.In the main data block, the following operations can be performed: hold, increment, the following operations: hold, increment, decrement, compress, introduce dzanio of the slowly tested pattern 35, load data from the auxiliary data block 32, left shift, circular shift with auxiliary data block. The feedrate is modified with control instructions. The auxiliary data block 32 is used together with the main data block 21 to generate data. Three operations can be performed in the auxiliary data block: holding, loading the main data block 31, and circular shift with the ID data block. The mask register 33 is used to measure the word length of the test element, or simply blocks portions of the word of the test element. The data comparator block 34 is used to describe data from the test element. These are machined into the block at the starting time of the steam cycle and then compared! with the necessary outputs of the main data generation block 31 via line 314 or the auxiliary data block 32 through lines 315. A mask from mask register 33 is fed to line 31G through line 31G. Line 320 controls a program flow control unit 2 via line 320. The outputs of the main data generation block 31 are fed via lines 91 to the test element 9 as bus data. The data generation unit 3 further comprises a test pattern memory, which is used if it is not an algorithmic pattern, but directly determined sequences that are stored in the memory. The memory addressed from the address generation master block and the sequences stored at that address are received via the data generation master block 31! This element also allows modification of the stored sequence. Another advantage of such a composition is that instead of a test pattern memory, a reference element (e.g., when testing a ROM) can be used that is similar to the test pattern memory addressed from the address generation master block and data is written to the master data block. The design of the device is based on the fact that it also uses type cards that serve as interfaces with a particular element or system under test. The performance of this system is based on the notion that it does not need hard-to-implement test routines like other memory testers, nor does it use exclusive buffered pattern testing. The semiconductor element testing device is a special multiprocessor that is programmed in microprocessor, using programmable test routines that run continuously at real-time speed. The set of instructions is designed to efficiently generate test patterns and the system is fast enough. The device is assembled in a panel construction on thatch 135 x 2 mm. The two connectors, which are located on the front panel, are provided with type card sliding guides.

Claims

238812 '7 logic. These are: The main tariff block 31, which supplies the test word, which is described in the test element and is used in comparison with the data waiting from the test element. In the main data block, the following operations can be performed: holding, incrementing, following supports: holding, incrementing, decrementing, compressing, introducing the slowly-tested pattern 33, data input from the auxiliary data block 32, moving, circular posting with the auxiliary block . The feed is modified with control designs. The auxiliary data block 32 is used together with the main data block 31 to generate data. In the auxiliary data block, three operations can be performed: hold, load a lilac data block 31a a circular shift with the main data block. The mask register 33 is used to measure the length of the word of the test element, or simply blocks parts of the word of the element being tested. The data comparator block34 is used to describe data from the test element. These are formed into a block at the steam cycle reset time and then compared, with the necessary outputs of the right data generation block 31, via line 314 or auxiliary data block 32 of conduit 315. The mask register is fed into the block of comparators via line 31G 33. Through the guide 320, the data comparator block is controlled by the program drive control unit 2 via the decoder instruction 22. The outputs of the data generation master block 31 are fed via the line 91 to the test element 9 as the bus provides. The data generation unit 3 further comprises the memory of the test pattern to be used, if not an algithmic pattern, of the sequences directly determined in that memory. The memory addressed from the main address generation block and the sequence stored on the address are passed through the main data generation block 31 to the test element 9. This connection also allows modification of the stored sequence. Another advantage of such a composition is that instead of the test pattern memory, a reference element (e.g., a ROM readout) is used which, similar to the test pattern memory, is addressed to the address generation master block and the dataset written to the master data block. type cards that serve as interfeys with a particular tested primary or system. The performance of this system stems from the fact that it does not need hard-core hardware testing, such as other memory testers, or unusual pattern matching. A semiconductor device testing device is a special multiprocessor that is microprogrammed, using programmable test routines that run at real-time speed. The instruction set is designed to efficiently generate test patterns and uniquely fast. The device is assembled in a panel construction on thatches of 135 x 2 mm. The two connectors that are located on the front panel are lined with guides for sliding the type card. ED RED Μ ET A device for testing semiconductor elements containing a microprogram memory, a program flow control unit, a data generation unit, an address generation unit and an auxiliary circuit unit, characterized in that the memory 1) of the micro program joins the {: 1.54] poison connected the auxiliary circuit board (5) including the control register [54] and the tape recorder interface (51), the keyboard interface block (52) and the function key block (53), which are mutually connected (532, 533) and the input (540) of the control register (54) is connected to the output (511) of the tape recorder interface (51), the output (521) of the keypad interface (52) and the output (531) of the connectivity block (53) of the functional keys, wherein a tape recorder (6) is connected to the intercom block (51 j of the tape recorder (651), a keypad (7) is connected to the keyboard interface block (522), and the function key connection block (53) is guided m (853) coupled functionally to the key (8), furthermore, a program course control unit (2) is connected to the microprogram memory (1) such that the wiring (123) is connected to the indexing register multiplexer (231) (23) ), a line (11.1) to the processing circuitry (21) and a line (124) to the multiplexer [241] of the program counter (25), the output (244) of which is connected to the input (125) of the memory ( The micro program is also connected to the data generation unit (3), which includes the main data block (31), the auxiliary data block (32), the mask register (33), the block (34) of the and the test pattern memory (35) that are among themselves. a decoder (22) of an instruction is connected to the lines (317, 318, 319, 320) connected to each other by the lines (311, 312, 314, 315, 316) and the data generation unit (3), which together with the circuits (21) step processing, an index register (23) with its multiplexer (231), a reservoir (232) and a reservoir pointer (233), as well as a program counter (24) with a multiplexer (241), a reservoir (242) and a reservoir pointer (243). ) forms 233812 ria a program control unit (2) in which they are mutually interconnected (251, 252, 253, 254, 255, 256, 257,258, 260, 261, 262, 263, 264, 265, 266, 267,268, 269) , wherein the address comparator control unit (411) is connected to the decoder (22) by the instruction path control unit (2), the main ad unit generation block (412) is connected by a line (412) and the auxiliary block connected by a line (413) (42) generating addresses that coincide with the upper limit register (44) and lower limit register lil (43) they form an address generating unit (4) and are interconnected between them by lines (414, 415, 416, 417, 418, 419), wherein the address generation unit (4) is connected to the data generation unit (3) ( 420, 421, 422, 423) and the tested conductor element (9) is connected by a line (92) to the program control unit (2), by a line (91) to the data generation unit (3) and also by the line (93) to the address generation unit (4).

2 sheets of drawings