CS236529B1 - D-type flip-flop circuit - Google Patents
D-type flip-flop circuit Download PDFInfo
- Publication number
- CS236529B1 CS236529B1 CS836425A CS642583A CS236529B1 CS 236529 B1 CS236529 B1 CS 236529B1 CS 836425 A CS836425 A CS 836425A CS 642583 A CS642583 A CS 642583A CS 236529 B1 CS236529 B1 CS 236529B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- gate
- flip
- input terminal
- flop
- terminal
- Prior art date
Links
Abstract
Vynález řeší problém návrhu klopného obvodu typu D, který pracuje spolehlivě : i při libovolně malém zpoždění použitých hradel a při libovolně pokažených hranách hodinových impulsů. Klopný obvod typu D je tvořen ětyřmi hradly zapojenými jako dvojice vstupních bistabilních členů řízených prvními hodinovými impulsy a dále výstupním klopným obvodem typu R-S-T, který je řízen druhými hodinovými impulsy. Číslicové subsystémy realizované technologii LSI, zejména pomocí hradlových polí.The invention solves the problem of tilting design Type D circuit that works reliably: even with any small delay used gates and at arbitrarily broken edges clock pulses. Type D flip-flop it consists of four gates connected as pair of input bistable members driven by the first clock pulses and beyond R-S-T type flip-flop which is driven by second clock pulses. Digital subsystems implemented by technology LSI, in particular using gate arrays.
Description
Zapojení podle vynálezu řeší problém navržení klopného obvodu, jehož vlastní činnost i součinnost s jinými stejnými klopnými obvody subsystému je nezávislá na velikosti rozptylu ve zpoždění jeho stavebních prvků - hradel a dále na tvaru hran rozváděných hodinových impulsů. Tento problém vzniká zejména při realizaci celého subsystému technologií LSI jako například pomocí pole nepropojených hradel.The circuit according to the invention solves the problem of designing a flip-flop whose own operation and cooperation with other identical flip-flops of the subsystem is independent of the amount of delayed scattering of its constituent elements and the shape of the edges of the distributed clock pulses. This problem arises especially when implementing the entire subsystem of LSI technologies, such as using an array of unconnected gates.
U LSI obvodu s velkým počtem vnitřních hradel nemůže výrobce polovodičů testovat a tedy ani zaručovat dynamické parametry těchto hradel, jako tomu je u SSI obvodů. Tato vnitřní hradla pracují s co nejmenším příkonem a tedy se sníženou rozhodovací úrovní a s napělovými úbytky na zemnicím a napájecím rozvodu, případně i na signálových spojích, které mohou nabývat takových hodnot, že hradla se mohou nacházet na mezi svých šumových imunit. V důsledku toho se ani uvnitř téhož LSI obvodu není možno spoléhat na definovaný rozptyl hodnot zpoždění jednotlivých hradel.In a LSI circuit with a large number of internal gates, the semiconductor manufacturer cannot test and therefore not guarantee the dynamic parameters of these gates, as is the case with SSI circuits. These internal gates operate with the lowest power input and therefore with reduced decision levels and voltage drops on the earthing and power distribution lines, and possibly on signal connections, which can be of such value that the gates can be at their noise immunity. As a result, even within the same LSI circuit, it is not possible to rely on a defined dispersion of the delay values of the individual gates.
Klopné obvody musí proto být z takovýchto hradel navrženy tak, aby pracovaly spolehlivě i pro libovolně malá zpoždění stavebních hradel a libovolně porušené hrany hodinových impulsů a aby šířka a opakovači perioda, případně fázový odstup hodinových impulsů musely respektovat pouze maximální hodnoty zpoždění stavebních hradel.The flip-flops must therefore be designed from such gates to work reliably even for arbitrarily small building gate delays and arbitrarily broken clock pulse edges and that the width and repetition period or phase spacing of the clock pulses only have to respect the maximum building gate delay values.
Z dosud známých klopných obvodů vyhovují uvedeným podmínkám pouze vícefázové klopné obvody, například dvoufázové klopné obvody používané v hradlových polích počítačů fy IBM. Příklad těchto dvoufázových klopných obvodů je pro ilustraci uveden na obr. la.Of the prior art flip-flops, only multiphase flip-flops, such as two-phase flip-flops used in IBM gate arrays, meet the above conditions. An example of these two-phase flip-flops is shown in Fig. 1a for illustration.
Dva jednoduché D-klopné obvody hladinového typu jsou řízeny dvojicemi vzájemně se nepřekrývajících hodinových impulsů Cl, C2 a mezi ně lze zapojit logické obvody reprezentované na ,ií r. 1a zpožděními a tL2. Označíme-li zpoždění stavebního hradla jako tg, pak v souhlase s časovým diagramem na obrázku 1b musí opakovači perioda T hodinových impulsů respektovat zpoždění hodiny C-výstup Q rovné 3tQ, zpoždění tL1 , tL2 a dobu předstihu vstup D hodiny C rovnou tQ; musí tedj» být T 8t0 + tL1 + t^2> Dostatečná šířka impulsů Cl, C2 zaručuje spolehlivé ustálení výstupů Q i při jakkoliv porušených hranách impulsů Cl, C2, Dostatečný odstup mezi fázemi Cl, C2 zaručuje, že i při libovolně malém zpoždění například hodiny C1 - výstup Q1 bude dodržena nutná doba přesahu thold = °·Two simple level-type D-flip-flops are controlled by pairs of non-overlapping clock impulses C1, C2, and between them can be connected logic circuits represented at, r 1a by delay at L2 . If we denote the construction gate delay as tg, in accordance with the timing diagram in Figure 1b, the repetition period T of the clock pulses must respect the clock delay C-output Q equal to 3t Q , the delay t L1 , t L2 and the lead time D input C clock t Q ; must be now T 8t 0 + t L1 + t ^ 2> Sufficient pulse width Cl, C2 guarantees reliable stabilization of outputs Q even at any broken edges of pulse Cl, C2, Sufficient clearance between phases Cl, C2 ensures that even at any small delay eg clock C1 - output Q1 will keep the required time of overlap t hold = ° ·
Uvedené dvoufázové klopné obvody však mají tu nevýhodu, že logický návrh subsystémů je komplikován tim, že výstup klopného obvodu jedné fáze smí být přes případné logické obvody veden pouze do klopného obvodu druhé fáze. To například znamená, že u vícebitového synchronního čítače sestaveného z takovýchto klopných obvodů nelze vřadit logické obvody mezi obě fáze, nýbrž pouze mezi například fázi C2 a C1. Využití opakovači periody T při použití pouze poloviny počtu logických stupňů například tL2 je pak velmi malé.However, the two-phase flip-flops have the disadvantage that the logical design of the subsystems is complicated by the fact that the output of the flip-flop of one phase can only be routed through the logic circuits to the flip-flop of the other phase. This means, for example, that in a multi-bit synchronous counter constructed of such flip-flops, logic circuits cannot be inserted between the two phases, but only between, for example, the C2 and C1 phases. The utilization of the repeating period T using only half of the number of logic stages, for example t L2, is then very small.
Nevýhody uvedených dvoufázových klopných obvodů odstraňuje zapojení klopného obvodu typu D podle vynálezu, nebol stejně dobře splňuje shora uvedené podmínky pro realizaci na bázi technologie LSI, logický subsystém je jednofázový, klopný obvod je jednodušší a při stejné opakovači periodě T lze mezi dva klopné obvody vřadit větší počet logických stupňů.Disadvantages of the two-phase flip-flops are eliminated by the D-type flip-flop according to the invention, because it equally satisfies the above conditions for LSI-based implementation, the logic subsystem is single-phase, flip-flop is simpler. number of logic stages.
Jeho podstata spočívá v tom, že výstupní svorka prvního hradla je spojena s první vstupní svorkou druhého hradla a s první vstupní svorkou čtvrtého hradla, jehož výstupní svorka je spojena s první vstupní svorkou třetího hradla., jehož výstupní svorka je spojena s druhou vstupní svorkou čtvrtého hradla, dále s třetí vstupní svorkou .druhého hradla a s první vstupní svorkou šestého hradla, jehož výstupní svorka je připojena k první vstupní svorce osmého hradla, jehož výstupní svorka tvoří negovanou výstupní svorku klopného obvodu a je připojena k první vstupní svorce sedmého hradla, jehož výstupní svorka tvoři přímou výstupní svorku klopného obvodu a je připojena k druhé vstupní svorce osmého hradla a jehož druhá vstupní svorka je připojena k výstupní svorce pátého hradla, jehož první vstupní svorka je spojena 9 výstupní svorkou druhého hradla a s první vstupní svorkou prvního hradla, přičemž druhá vstupní svorka prvního hradla tvoří vstupní svorku klopného obvodu, spojené druhé vstupní svorky druhého a třetího hradla tvoří první hodinovou svorku klopného obvodu a spojené druhé vstupní svorky pátého a Šestého hradla tvoří druhou hodinovou svorku klopného obvodu.Its essence is that the output terminal of the first gate is connected to the first input terminal of the second gate and the first input terminal of the fourth gate, the output terminal of which is connected to the first input terminal of the third gate. and a third input terminal of the second gate and a first input terminal of the sixth gate whose output terminal is connected to a first input terminal of the eighth gate whose output terminal forms a negated flip-flop output terminal and connected to the first input terminal of the seventh gate whose output terminal forming a direct flip-flop output terminal and connected to the second input of the eighth gate, and the second input terminal of which is connected to the output of the fifth gate, the first input terminal of which is connected by the 9 output terminal of the second gate and the first input terminal of the first gate; the first gate input terminal forms a flip-flop input terminal, the second connected second and third gate input terminals form a first flip-flop clock terminal, and the connected second fifth and sixth gate input terminals are second flip-flop clock terminals.
Výhody řešeni podle vynálezu jsou uvedeny shora.The advantages of the solution according to the invention are mentioned above.
Dva příklady klopného obvodu podél vynálezu jsou znázorněny na připojených výkresech. Na obr. 1a je zapojení známého dvoufázového klopného obvodu, na obr. 1b jeho časový diagram. Na obr. 2a je zapojení klopného obvodu typu D podle vynálezu na obr. 2b je jeho časový diagram. Na obr. 3 je znázorněno zapojení klopného obvodu podle vynálezu vybaveného podmínkovou vstupní svorkou P.Two examples of flip-flops along the invention are shown in the accompanying drawings. Fig. 1a shows the connection of the known two-phase flip-flop; Fig. 1b shows its timing diagram. Fig. 2a is a circuit diagram of the type D flip-flop according to the invention; Fig. 2b is a timing diagram thereof. FIG. 3 shows the circuit of a flip-flop according to the invention provided with a conditional input terminal P.
Klopný obvod typu D na obr. 2a sestává z osmi negačních součinových hradel, která jsou zapojena tak, že výstupní svorka 1 1 hradla 2 je spojena se vstupní svorkou 22 hradla 2 a se vstupní svorkou 43 hradla 4. Výstupní svorka 41 hradla 4 je spojena se vstupní svorkou 33 hradla 2· Jeho výstupní svorka 31 je spojena se vstupní svorkou 42 hradla 4, se vstupní svorkou 24 hradla 2 a se vstupní svorkou 62 hradla 6. Výstupní svorka 21 hradla 2 je spojena se vstupní svorkou 12 hradla j a se vstupní svorkou 53 hradla 2·The type D flip-flop in Figure 2a consists of eight negative product gates that are connected so that the output terminal 11 of the gate 2 is connected to the input terminal 22 of the gate 2 and the input terminal 43 of the gate 4. The output terminal 41 of the gate 4 is connected its output terminal 31 is connected to the input terminal 42 of the gate 4, the input terminal 24 of the gate 2 and the input terminal 62 of the gate 6. The output terminal 21 of the gate 2 is connected to the input terminal 12 of the gate and the input terminal. 53 gates 2 ·
Výstupní svorka 61 hradla 6 je spojena se vstupní svorkou 82 hradla 8. Jeho výstupní svorka 81 je spojena se vstupní svorkou 72 hradla 2» jehož výstupní svorka 71 je naopak spojena se vstupní svorkou 83 hradla 8 a jehož vstupní svorka 73 je spojena s výstupní svorkou 51 hradla 2· Vstupní svorka 13 hradla 2 tvoří vstupní svorku D klopného obvodu, spojené vstupní svorky 32 a 23 hradel 2 a 2 tvoří první hodinovou svorku C1 a spojené vstupní svorky 63 a 52 hradla 6 a 2 tvoří druhou hodinovou svorku C2.The output terminal 61 of the gate 6 is connected to the input terminal 82 of the gate 8. Its output terminal 81 is connected to the input terminal 72 of the gate 2, whose output terminal 71 is in turn connected to the input terminal 83 of the gate 8 and whose input terminal 73 is connected to the output terminal The gate input 13 of gate 2 forms the input circuit D of the flip-flop, the connected input terminals 32 and 23 of the gate 2 and 2 form the first clock terminal C1 and the connected input terminals 63 and 52 of the gate 6 and 2 form the second clock terminal C2.
Výstupní svorka 71 hradla 2 tvoří přímou výstupní svorku Q klopného obvodu, výstupní svorka 81 hradla 8 pak jeho negovanou výstupní svorku.The output terminal 71 of the gate 2 forms a direct output terminal Q of the flip-flop, the output terminal 81 of the gate 8 then its negated output terminal.
Část klopného obvodu na obr. 2a s hradly 1 a 4 pracuje stejně jako odpovídající část známého zapojení klopného obvodu například typu 7474. To znamená, že signál na vstupu D je vzorkován vzestupnou hranou hodinového impulsu Cl, vzhledem k níž je také definována doba nutného předstihu ísestup β přesahu thQld· Je-li v takto určeném vzorkovacím intervalu D = 1, vznikne na výstupní svorce 31 záporný impuls 031. trvající po dobu impulsu Cl. Naopak, je-li v uvedeném intervalu D = 0, vznikne záporný impuls pouze na výstupní svorce 21. část klopného obvodu na obr. 2a tvořená hradly 2 a § pracuje jako obvyklý klopný obvod typu R-S-T, což znamená, že pro nulové napětí 031 se jeho výstup nastaví impulsem C2 na Q = 1 a pro nulové napětí 021 na Q = 0. Z časového diagramu na obr. 2b je zřejmé, že odstupem mezi vzestupnými hranami impulsů C1. C2 ne menším než tg je zaručeno jednak splnění doby přesahu t^^^ vstupní části klopného obvodu a jednak spolehlivé přehrání signálů 031 a 021 do výstupní'části klopného obvodu. K tomuto přehrání je dále nutné, aby impuls C2 měl dostatečnou šířku, ne menší než 3tQ a aby odstup mezi sestupnými hranami C2, Cl byl nezáporný. Opakovači perioda T hodinových impulsů musí respektovat zpoždění hodiny 02 - výstup Q rovné 3ΐθ, zpoždění t-^ neznázorněných logických obvodů připojených mezi výstup Q a vstup D téhož nebo jiného klopného obvodu, dobu předstihu ísestUp rovnou 2tg a o&stup ίθ mezi vzestupnou hranou C1 a C2; celkem tedy musí být T =^6tQ + t^.Part of the flip-flop in Fig. 2a with gates 1 and 4 works in the same way as the corresponding part of the known flip-flop circuit of, for example, type 7474. That is, the signal at input D is sampled by the rising edge of clock pulse C1. and descent β overlapping t hQld · If the thus determined by the sampling interval, D = 1, formed at the output terminal 31 of the negative pulse 031. pulse lasting for Cl. Conversely, if in the interval D = 0, a negative pulse occurs only at the output terminal 21. The flip-flop portion of Fig. 2a formed by the gates 2 and § operates as a conventional flip-flop type RST, which means that for zero voltage 031 its output sets pulse C2 to Q = 1 and for zero voltage 021 to Q = 0. From the time diagram in Fig. 2b it is clear that the distance between the rising edges of the pulses C1. C2 not less than tg, it is guaranteed, on the one hand, that the overlapping time t1 of the flip-flop circuit is met and that the signals 031 and 021 are reliably played back to the flip-flop output. For this replay it is further necessary that the pulse C2 has a sufficient width, not less than 3t Q, and that the distance between the falling edges C2, C1 is non-negative. The repetition period T of clock pulses must respect the delay clock 02 - Q output equal 3ΐθ, delay t ^ not shown logic circuits connected between the Q output and the D input of the same or another flip-flop, for advance d you t U p equal 2TG and about & degrees ίθ between bullish C1 and C2 edges; in total T = ^ 6t Q + t ^.
Se svými osmi hradly je tedy klopný obvod podle vynálezu úspornější než zapojení na obr. 1a. Logický subsystém je jednofázový s logickými stupni vřazovanými mezi výstupy a vstupy kteréhokoliv z klopných obvodů subsystémů. Pro stejnou opakovači periodu T dovoluje mezi klopné obvody vřazovat o dva logické stupně více. U vícebitového synchronního čítače je pak využití opakovači periody T logickými stupni t^ podstatně vyšší (více než dvojnásobné) než u zapojení na obrázku 1a.Thus, with its eight gates, the flip-flop according to the invention is more economical than the circuit in Fig. 1a. The logic subsystem is single-phase with logic stages inserted between the outputs and inputs of any of the subsystem flip-flops. For the same repeating period T, it allows two logical steps to be inserted between flip-flops. In the case of a multi-bit synchronous counter, the utilization of the repeating period T by logic stages t ^ is considerably higher (more than double) than in the wiring in FIG. 1a.
Na obr. 3 znázorněn klopný obvod typu D podle vynálezu vybavený podmínkovým vstupem P. Zapojení se od zapojení na obr. 2b liší pouze tím, že je použito negační součtověsoučinové hradlo Ί, jehož vstupní svorka 22 je spojena s přímou výstupní svorkou Q klopného obvodu. Jeho vstupní svorky 12 a 15 jsou spojeny a připojeny k výstupní svorce 21 hradla 2, vstupní svorka 13 tvoří vstupní svorku D klopného obvodu a vstupní svorka 14 tvoří podmínkovou svorku klopného obvodu, k níž je připojena vstupní svorka 92 invertoru j jehož výstupní svorka 91 je připojena ke vstupní svorce 16 hradla 2,.FIG. 3 shows a type D flip-flop according to the invention provided with a conditional input P. The connection differs from the connection in FIG. 2b only in that a negative-sum gate Ί is used whose input terminal 22 is connected to the direct output terminal Q of the flip-flop. Its input terminals 12 and 15 are connected and connected to the output terminal 21 of the gate 2, the input terminal 13 forms the flip-flop input terminal D, and the input terminal 14 forms the flip-flop condition terminal to which the inverter input terminal 92 is connected. connected to the input terminal 16 of the gate 2 ,.
Je-li na podmínkové svorce P kladné napětí, je uzavřena invertorem 2 druhá sekce hradla 2 a klopný obvod pracuje tak, že reaguje na signály na vstupní svorce D. Je-li však na svorce P nulové napětí, je jím uzavřena první součtová sekce hradla 2 a invertorem 2 je otevřena druhé součtové sekce tohoto hradla, takže klopný obvod nereaguje na signály na vstupní svorce D, nýbrž setrvává ve svém naposledy nastaveném stavu Q. Pomocí podmínkového signálu tedy lze ovládat aktivitu klopného obvodu nebo skupinu klopných f obvodů. ,If there is a positive voltage at condition P, the second gate section 2 is closed by inverter 2 and the flip-flop operates to respond to signals at input terminal D. However, if there is zero voltage at terminal P, it closes the first gate total section. 2 and the second summing section of this gate is opened by the inverter 2, so that the flip-flop does not respond to signals at input terminal D but remains in its last set state Q. Thus, the flip-flop activity or group of flip-flop circuits can be controlled. ,
OO
V jiném-neznásSírněném příkladě zapojení podle vynálezu je také možné použít invertor 2 jako společňý pro igelou^skupinu klopných obvodů. Je také možné v zapojení na obrázku 2a použít třívstupová negační součinové hradla 2 β 6 a jejich spojené třetí vstupní .svorky použít jako^podmínkovou svorku. To je výhodné v těch případech, kdy je přicházející ' , podmínkový signál odvozován od sestupné hrany hodinových impulsů C1. takže jím lze i' . jednoduše blokový hodiny. C2 klopného obvodu.In another non-illustrated example of the circuitry according to the invention, it is also possible to use the inverter 2 as a common to an electrical group of flip-flops. It is also possible to use 3-input negative input gates 2 6 6 in the wiring shown in Figure 2a and use their connected third input terminals as a condition terminal. This is advantageous in those cases where the incoming condition signal is derived from the falling edge of the clock pulses C1. so it can also be '. simply a block clock. C2 flip-flop.
i. J’!i' J' i - '7$ . ;·/< . 1 ’ O 'J C.i. J ' ! i ' J 'i -' $ 7. ; · / <. 1 'O' J C.
* 1 * * i r” r** 1 * * i r ”r *
,. V .dalším nezňázorněném příkladě zapojení podle vynálezu má hradlo 2 více součtových sekcí například tři, kde třetí součtová sekce je použita pro přivedeni dalšího vstupního signálu, jimž se nastavuje nezávisle obsah klopného obvodu.,. In another non-illustrated embodiment of the invention, the gate 2 has a plurality of sum sections, for example three, wherein a third sum section is used to provide another input signal, which adjusts the flip-flop independently.
Klopný obvod typu D podle vynálezu je výhodný jako základní stavební prvek pro libovolné číslicové subsystémy realizované na bázi technologie LSI, zejména při použiti hradlových polí.The D-type flip-flop according to the invention is advantageous as a basic building block for any digital subsystem based on LSI technology, especially when using gate arrays.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS836425A CS236529B1 (en) | 1983-09-05 | 1983-09-05 | D-type flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS836425A CS236529B1 (en) | 1983-09-05 | 1983-09-05 | D-type flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS642583A1 CS642583A1 (en) | 1984-06-18 |
| CS236529B1 true CS236529B1 (en) | 1985-05-15 |
Family
ID=5411236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS836425A CS236529B1 (en) | 1983-09-05 | 1983-09-05 | D-type flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS236529B1 (en) |
-
1983
- 1983-09-05 CS CS836425A patent/CS236529B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS642583A1 (en) | 1984-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4929850A (en) | Metastable resistant flip-flop | |
| US5565808A (en) | Latch control circuit | |
| EP0175501A2 (en) | Delay circuit for gate-array LSI | |
| US5892372A (en) | Creating inversions in ripple domino logic | |
| JPS63205720A (en) | Large scale semiconductor logic circuit | |
| US5646557A (en) | Data processing system and method for improving performance of domino-type logic using multiphase clocks | |
| US4866310A (en) | Clock signal generator | |
| US6073246A (en) | Clock generating apparatus for skew control between two-phase non-overlapping clocks | |
| US6006348A (en) | Flip flop circuit for scan test with two latch circuits | |
| US4214173A (en) | Synchronous binary counter utilizing a pipeline toggle signal propagation technique | |
| EP0401865B1 (en) | VLSI circuit with latches controlled by a neighbouring matched clock generator | |
| US5552745A (en) | Self-resetting CMOS multiplexer with static output driver | |
| JPS59151523A (en) | Circuit for detecting transition | |
| US5767718A (en) | High speed conditional synchronous one shot circuit | |
| JP3114215B2 (en) | Clock frequency doubler | |
| CS236529B1 (en) | D-type flip-flop circuit | |
| US4912340A (en) | Circuit for generating non-overlapping two-phase clocks | |
| US5638008A (en) | Method and apparatus for generating an asynchronously clocked signal in a synchronously clocked programmable device | |
| US6928572B2 (en) | Multistage clock delay circuit and method | |
| EP0101123A1 (en) | Integrated logic circuit incorporating fast sample control | |
| US5485112A (en) | Metastable tolerant latach | |
| USH1796H (en) | Method and circuit for eliminating hold time violations in synchronous circuits | |
| EP0085489A1 (en) | Improved storage logic array circuit | |
| JPH05327479A (en) | Semiconductor integrated circuit device | |
| EP1096680B1 (en) | A pulse width modulation circuit |