CS230002B1

CS230002B1 - PE signal decoder especially for digital cassette memory

Info

Publication number: CS230002B1
Application number: CS843279A
Authority: CS
Inventors: Jiri Kotouc
Original assignee: Jiri Kotouc
Priority date: 1979-12-05
Filing date: 1979-12-05
Publication date: 1984-07-16

Abstract

Předmětem vynálezu je dekodér PE signálu pro digitální kazetovou paměť. Výhodou dekodéru PE signálu podle vynálezu je, že v každém okamžiku celého procesu v dekodéru v něm probíhá vždy pouze jedna činnost, což umožňuje algoritmovat dekódování a řešit prakticky všechny členy dekodéru hardwarovými a programovými prostředky procesoru. Při realizaci dekodéru podle vynálezu například s vhodným mikroprocesorem, lze bez jakéhokoliv přídavného hardware řešit programově čtecí část řadiče i pro nejrychlejší současné typy digitálních kazetových pamětí s transferem 10 000 bitů/sec.The subject of the invention is a PE signal decoder for a digital cassette memory. The advantage of the PE signal decoder according to the invention is that at any moment of the entire process in the decoder only one activity is always taking place in it, which allows the decoding to be algorithmized and practically all members of the decoder to be solved by hardware and software means of the processor. When implementing the decoder according to the invention, for example with a suitable microprocessor, the reading part of the controller can be solved programmatically without any additional hardware even for the fastest current types of digital cassette memories with a transfer of 10,000 bits/sec.

Description

Předmětem vynálezu je dekodér PE signálu pro digitální kazetovou paměť.The subject of the invention is a PE signal decoder for digital cassette memory.

Výhodou dekodéru PE signálu podle vynálezu je, že v každém okamžiku celého procesu v dekodéru v něm probíhá vždy pouze jedna činnost, což umožňuje algoritmovat dekódování a řešit prakticky všechny členy dekodéru hardwarovými a programovými prostředky procesoru. Při realizaci dekodéru podle vynálezu například s vhodným mikroprocesorem, lze bez jakéhokoliv přídavného hardware řešit programově čtecí část řadiče i pro nejrychlejší současné typy digitálních kazetových pamětí s transferem 10 000 bitů/sec.The advantage of the PE signal decoder according to the invention is that only one operation is performed at a time in the decoder process, which allows algorithm decoding and solving virtually all the decoder members with the hardware and software means of the processor. In the implementation of the decoder according to the invention, for example with a suitable microprocessor, without any additional hardware, the program reader part of the controller can be solved even for the fastest current types of digital cassette memories with a transfer of 10,000 bits / sec.

Vynález se týká dekodéru PE signálu zejména pro digitální kazetovou paměť.The invention relates to a PE signal decoder, in particular for a digital cassette memory.

U digitálních kazetových pamětí se používá sériový záznam informací s kódováním PE. Tato metoda kódování spočívá v tom, že logická jednička se zaznamenává jako změna magnetizace pásky určitého směru a logická nula jako změna magnetizace opačného směru. Tyto změny magnetizace se nazývají datové hrany a dějí se v datových intervalech konstantní délky, přičemž datový Interval odpovídá jednomu bitu záznamu. Mají-li být po sobě zaznamenávány dvě logické nuly nebo logické jedničky, je doprostřed datového intervalu zaznamenána pomocná změna magnetizace opačného směru. Výstup čtecího obvodu vlastní kazetové paměti se vyznačuje pravoúhlými přechody z logické nuly na logickou jedničku a naopak ve všech datových intervalech, tj. datové hrany signálu PE, s nepravidelnými přechody, vyskytujícími se pouze mezi dvěma datovými hranami stejného smyslu v polovině datového intervalu, tj. pomocné hrany signálu PE. Mezi jednotlivými sousedními hranami signál PE úroveň nemění.For digital cassette memories, serial recording of PE coded information is used. This coding method is based on the logical one being recorded as a change in the magnetization of the tape of a particular direction and a logical zero as a change in the magnetization of the opposite direction. These magnetization changes are called data edges and occur at constant length data intervals, the data interval corresponding to one bit of the record. If two logical zeros or logical ones are to be recorded one after another, an auxiliary change of magnetization of the opposite direction is recorded in the middle of the data interval. The output of the cassette memory read circuit is characterized by orthogonal transitions from logical zero to logical one and vice versa at all data intervals, i.e. data edges of the PE signal, with irregular transitions occurring only between two data edges of the same sense in the middle of the data interval. auxiliary edges of the PE signal. The PE signal does not change between adjacent edges.

Řadič pro digitální kazetové paměti musí při čtení informace signál PE dekódovat bít po bitu a převést ho na sériovou posloupnost bitů, tj. logických jedniček a nul. Dále musí převést zmíněnou sériovou informaci na paralelní tvář^r a jednotlivé byty ukládat do vyrovnávací paměti.The digital cassette memory controller must decode the PE signal by bit by bit and convert it into a serial sequence of bits, ie logical ones and zeros, when reading information. Furthermore, it must convert said serial information to a parallel face ^r and store the individual bytes in a buffer.

Současné řadiče pro digitální kazetové paměti používají hardwarové vyhodnocení a zpracování signálu PE, přičemž dekódovací obvody jsou řízeny signály časové základny čtení. Zpravidla pracuje dekodér tak, že při zjištění první datové hrany čteného bloku začne Časová základna generovat signál „datového okénka“, na základě kterého se pomocí obvodu AND nebo NAND další datová hrana očekává v jistém časovém intervalu rozprostřeném obvykle symetricky kolem koncového bodu datového intervalu. Datové okénko je voleno tak, aby byla eliminována případná pomocná hrana uprostřed datového intervalu. Je-li během datového okénka zjištěna datová hrana, je logická úroveň PÉ signálu po této hraně zaznamenána do krajního bitu osmibitového posuvného registru. Po zjištění a zaznamenání osmi datových hran, tj. celého byte, zmíněným způsobem do řečeného posuvného registru do vyrovnávací paměti. Tento proces se cyklicky opakuje až do okamžiku, kdy během datového okénka není zjištěna žádná datová hrana. Pak je signalizována mezibloková mezera.Current digital cassette memory controllers use hardware evaluation and processing of the PE signal, with the decoding circuits being controlled by read time base signals. Generally, when the first data edge of a read block is detected, the time base begins to generate a "data window" signal, based on which the AND or NAND circuit expects the next data edge to be expected within a certain time interval usually symmetrically spread around the end point of the data interval. The data window is selected so that any auxiliary edge in the middle of the data interval is eliminated. If a data edge is detected during the data window, the logical level of the PÉ signal along that edge is recorded in the extreme bit of the 8-bit shift register. After detecting and recording the eight data edges, i.e. the whole byte, in said manner into said shift register into a buffer. This process is repeated cyclically until no data edge is detected during the data window. Then the interblock gap is signaled.

Nevýhodou řadičů obsahujících popsané dekodéry je, že jsou realizovány relativně složitými elektronickými obvody, přičemž ke generování datového okénka je třeba časové základny řízení stabilním generátorem.A disadvantage of the controllers containing the described decoders is that they are realized by relatively complex electronic circuits, and the generation of a data window requires a time base of control by a stable generator.

Tyto nevýhody odstraňuje dekodér PE signálu zejména pro digitální kazetovou paměť podle vynálezu, jehož podstatou je, že výstup vstupního členu je připojen na první vstup prvního členu vybavení vstupu a na první vstup druhého členu vybavení vstupu, výstup prvního členu vybavení vstupu je připojen na vstup členu srovnání signálu s obsahem pomocného registru, první výstup členu srovnání signálu je připojen na vstup členu kontroly počtu cyklů, druhý výstup členu srovnání signálu je připojen na vstup členu přenesení úrovně signálu do nejvyššího bitu datového registru, výstup členu přenesení úrovně signálu je připojen na vstup členu zvýšení obsahu čítače bitů, výstup členu zvýšení obsahu čítače bitů je připojen na vstup členu testování obsahu čítače bitů, první výstup členu testování je připojen na vstup členu posuvu obsahu datového registru, výstup členu posuvu obsahu datového registru je připojen na vstup prvního zpožďovacího členu, druhý výstup členu testování obsahu čítače bitů je připojen na vstup členu přenesení obsahu datového registru do vyrovnávací paměti, výstup zmíněného členu přenesení obsahu je připojen na vstup členu nulování obsahu čítače bitů, výstup členu nulování obsahu čítače bitů je připojen na vstup druhého zpožďovacího členu, přičemž výstupy obou zpožďovacích členů jsou připojeny na druhý a třetí, vstup druhého členu vybavení vstupu, výstup druhého členu vybavení vstupu je připojen na vstup členu uložení úrovně signálu do pomocného registru, výstup zmíněného členu uložení úrovně signálu je připojen na druhý vstup prvního členu vybavení vstupu a výstup členu kontroly počtu cyklů je připojen na třetí vstup prvního členu vybavení vstupu.These disadvantages are overcome by the PE signal decoder, in particular for the digital cassette memory according to the invention, which is based on the input member output being connected to the first input of the first input equipment member and the first input of the second input equipment member. signal comparison with the auxiliary register content, the first output of the signal comparison member is connected to the input of the cycle control member, the second output of the signal comparison member is connected to the input of the signal level transfer member to the highest bit of the data register bit counter content increase, bit counter content output is connected to the bit counter content test member input, the first test member output is connected to the data register shift member input, data register content shift member output is connected to the input of the first delay member, the second output of the bit counter content testing member is connected to the input of the data register content transfer member to the buffer, the output of said content transfer member is connected to the input of the bit counter content reset member connected to the input of the second delay member, wherein the outputs of both delay members are connected to the second and third inputs of the second input equipment member, the output of the second input equipment member is connected to the input of the signal level storage member to the auxiliary register; at the second input of the first input equipment member and the output of the cycle control member is coupled to the third input of the first input equipment member.

Dekodér PE signálu zejména pro digitální kazetovou paměť je blokově znázorněn na výkresech, kde obr. 1 ukazuje propojení jednotlivých členů dekodéru z hlediska algoritmu zpracování signálu mezi jeho členy, tj. řídicí člen dekodéru a obr. 2 znázorňuje propojení zmíněného řídicího členu dekodéru s pracovními členy dekodéru.The PE signal decoder particularly for digital cassette memory is shown in the drawings, wherein Fig. 1 shows the connection of the individual decoder members in terms of the signal processing algorithm between its members, i.e. the decoder control member, and Fig. 2 shows the connection of said decoder control member to the working members. decoder.

Výstup vstupního členu 1 je připojen na první vstup prvního členu 2 vybavení vstupu (obr. 1) a na první vstup druhého členu 3 vybavení vstupu. Výstup prvního členu 2 vybavení vstupu je připojen na vstup členů srovnání signálu s obsahem pomocného registru 15 — obr. 2, první výstup členu 4 srovnání signálu je připojen na vstup členu kontroly počtu cyklů a druhý výstup členu 4 srovnání signálu je připojen na vstup členu 6 přenesení úrovně signálu do nejvyššího bitu datového registru 16. Výstup zmíněného členu S přenesení úrovně signálu je připojen na vstup členu 7 zvýšení obsahu čítače 17 bitů, výstup členů 7 zvýšení obsahu čítače 17 bitů je připojen na vstup členu 8 testování obsahu čítače 17 bitů a první výstup zmíněného členu 8 testování je připojen na vstup členu 9 posuvu obsahu datového registru 16. Výstup členu 9 posuvu obsahu datového registru 18 je připojen na vstup prvního zpožďovacího členu 10, druhý výstup členu 8 testování obsahu čítače 17 bitů je připojen na vstup členu 11 přenesení obsahu datového registru 16 do vyrovnávací paměti 18, přičemž výstup zmíněného členu 11 přenesení obsahu je připojen na vstup členu 12 nulování obsahu čítače 17 bitů. Výstup členu 12 nulování obsahu čítače 17 bitů je připojen na vstup druhého zpožďovacího členu 13 a výstupy obou zpožďovacích členů 10, 13 jsou připojeny na druhý a třetí vstup druhého členu 3 vybavení vstupu a výstup druhého členu 3 vybavení vstupu je připojen na vstup členu 14 uložení úrovně signálu do pomocného registru 15. Výstup zmíněnéh' člen” 14 uložení úrovně signálu je připojen na druhý vstup prvního členu 2 vybavení vstupu a výstup členu 5 kontroly počtu cyklů je připojen na třetí vstup prvního členu 2 vybavení vstupu.The output of the input member 1 is connected to the first input of the first input device 2 (FIG. 1) and to the first input of the second input device 3. The output of the first input equipment member 2 is connected to the input of the signal comparison members containing the auxiliary register 15 - Fig. 2, the first output of the signal comparison member 4 is connected to the input of the cycle check member and the second output of the signal comparison member 4 is connected to the input of member 6 transmitting the signal level to the highest bit of the data register 16. The output of said signal level transmitting member S is connected to the input of the 17 bit counter increment member, the output of the 17 bit counter increment members is connected to the input of the 17 bit counter content test member. the output of said test member 8 is coupled to the input of the content register shift member 9 of the data register 16. The output of the content register shift member 9 of the data register 18 is coupled to the input of the first delay member 10; content of the data register 16 to a buffer 18, wherein the output of said content transfer member 11 is coupled to the input of the content resetting member 12 of the 17-bit counter. The output of the resetting member 12 of the bit counter 17 is connected to the input of the second delay member 13 and the outputs of the two delay members 10, 13 are connected to the second and third inputs of the second input device 3 and the output of the second input member 3 is connected to the input of the receiving member 14. The output of said signal level storing member 14 is connected to the second input of the first input device 2 and the output of the cycle control member 5 is connected to the third input of the first input device 2.

Popsaný dekodér PE signálu podle vynálezu lze pochopitelně realizovat speciálně konstruovanými hardwarovými prostředky, avšak teto řešení nepřináší všechny možné výhody. Naopak je velmi výhodné, když vstupní člen 1 je realizován obvodem přizpůsobení sběrnice neznázorněného procesoru a člen 2 vybavení vstupu a/nebo druhý člen 3 vybavení vstupu a/nebo člen 4 srovnání signálu s obsahem pomocného registru 15 a/nebo člen 5 kontroly počtu cyklů a/nebo člen 6 přenesení úrovně signálu do nejvyššího bitu datového registru 16 a/nebo zvýšení obsahu čítače 17 bitů a/nebo člen testování obsahu čítače 17 bitů a/nebo člen 9 posunu obsahu datového registru 16 a/nebo první zpožďovací člen 10, a/nebo člen 11 přenesení obsahu datového registru 16 do vyrovnávací paměti 18 a/mebo člen 12 nulování obsahu čítače 17 hitů a/nebo druhý zpožďovací člen 13 a/nebo člen 14 uložení úrovně signálu do pomocného registru 15, jsau realizovány ekvivalentními programovými rutinami neznázorněného procesoru.The described PE signal decoder according to the invention can of course be realized by specially designed hardware means, but this solution does not bring all possible advantages. Conversely, it is very advantageous if the input member 1 is implemented by a bus adaptation circuit of a processor (not shown) and the input equipment member 2 and / or the second input equipment member 3 and / or the signal comparison member 4 contains the auxiliary register 15 and / or / or a member 6 of transmitting the signal level to the highest bit of the data register 16 and / or increasing the content of the 17-bit counter and / or the content testing member of the 17-bit counter and / or the content register shifting member 9 and / or the first delay member 10; or a member 11 of transferring the contents of the data register 16 to the buffer 18 and / or the reset member 12 of the hit counter 17 and / or the second delay member 13 and / or the signal storing member 14 to the auxiliary register 15 being implemented by equivalent program routines.

Je rovněž výhodné, když datový registr 16 a čítač 17 bitů jsou realizovány neznázorněnými registry procesoru nebo neznázorněnými buňkami operační paměti procesoru. Vyrovnávací paměť 18 může být s výhodou realizována částí neznázorněné operační paměti procesoru a pomocný registr 15 jedním hitem neznázorněné buňky operační paměti procesoru, nebo jedním bitem pracovního registru zmíněného procesoru.It is also preferred that the data register 16 and the bit counter 17 are implemented by processor registers (not shown) or processor memory cells (not shown). The buffer 18 may preferably be implemented by a portion of the processor operating memory (not shown) and the auxiliary register 15 by one hit of a processor operating memory (not shown), or by one bit of the working register of said processor.

Pro lepší pochopení činnosti dekodéru PE signálu podle vynálezu je na obr. 2 blokově znázorněno propojení řídicího členu 19 dekodéru, který je zobrazen na obr. 1, s pracovními členy dekodéru, tj. s pomocným registrem 15, datovým registrem 16, čítačem 17 bitů a vyrovnávací pamětí 18.In order to better understand the operation of the PE signal decoder according to the invention, the connection of the decoder control member 19 shown in FIG. 1 to the decoder working members, i.e., the auxiliary register 15, the data register 16, the 17-bit counter, is shown in FIG. Buffer 18.

Před spuštěním činnosti dekodéru PE signálu podle vynálezu je vynulován čítač 17 bitů a v pomocném registru 15 je uložen obsah odpovídající svou logickou úrovní úrovni PE signálu v meziblokové mezeře pásky. Člen 5 kontroly p čtu cyklů je nastaven na počet cyklů odpovídající prohledání pásky v délce větší než je maximální mezibloková mezera.Before the operation of the PE signal decoder according to the invention is started, the 17-bit counter is reset and the auxiliary register 15 stores the content corresponding to its logical level of the PE signal in the inter-block gap of the tape. The cycle read control member 5 is set to a number of cycles corresponding to a tape scan of a length greater than the maximum interblock gap.

Po spuštění činnosti dekodéru podle vynálezu dojde k vybavení vstupu v prvním členu 2 vybavení vstupu, přičemž vstupní člen 1 slouží k přenesení logické úrovně PE signálu do zmíněného prvního členu 2 vybavení vstupu a rovněž do druhého členu 3 vybavení vstupu. Při této činnosti se zjistí okamžitá úroveň PE signálu a ve členu 4 srovnání signálu s obsahem pomocného registru 15 se provede srovnání zmíněné úrovně PE signálu s úrovní obsahu pomocného registru 15, která odpovídá magnetizaci mezibl kové mezery. Jsou-li obě zmíněné hodnoty stejné, znamená to, že na neznázorněné pásce pod neznázorněnou čtecí hlavou se stále nachází mezibloková mezera. V tomto případě provede člen 5 kontroly počtu cyklů kontrolu počtu provedených cyklů a čpět se vybaví vstup v prvním členu 2 vybavení vstupu. Tyto cykly probíhají tak dlouho, dokud se nezjistí rozdíl mezi úrovní PE signálu a úrovní obsahu pomocného registru 15, tj. dokud se nezjistí první datová hrana zápisu, nebo dokud se nevyčerpá povolený počet cyklů kontrolovaný členem 5 kontroly počtu cyklů. Ve druhém zmíněném případě člen 5 kontroly počtu cyklů činnost dekodéru ukončí, neboť na délce neznázorněné pásky větší než prodloužená mezibloková mezera nebyl nalezen záznam. V prvním zmíněném případě, tj. v případě, že byla zjištěna první datová hrana zápisu, se ve členu 6 přenesení úrovmě signálu provede přenesení úrovně PE signálu do nejvyššího bitu datového registru 16 a člen 7 zvýšení obsahu čítače 17 bitů zvýší obsah čítače 17 bitů o jedničku, načež člen 8 testování obsahu datového registru 16 testuje obsah datového registru 16. Je-li obsah datového registru 18 různý od osmi, tj. nebyl dosud přečten celý osmibitový byte, posune člen 9 posuvu obsahu datového registru 16 obsah datového registru 16 o jednu pozici směrem k nejnižšímu bitu, čímž se v řádově nejvyšším bitu datového registru 16 uvolní místo pro další čtený bit, přičemž tento děj se opakuje, dokud se nepřečte celý byte. Když je celý osmibitový byte přečten, tj. člen 8 testování obsahu čítače 17 bitů zjistí, že obsah čítače 17 bitů je roven osmi, přenese člen 11 přenesení obsahu datového registru 16 do vyrovnávací paměti 18 obsah datového registru 16 do vyrovnávací paměti 18, čímž se do vyrovnávací paměti uloží přečtený byte uspořádaný tak, že první přečtený bit je na řádově nejmižší pozici a posledný přečtený bit je na řádově nejvyšší pozici, což odpovídá způsobu záznamu u kazetových digitálních pamětí. Toto platí při čtení vpřed, při čtení vzad lze proces obrátit, tj. první přečtený bit člen 6 přenesení úrovně signálu přenese do nejnižšího bitu datového registru 16, přičemž před přenášením každého dalšího čteného bitu se obsah datového registru 18 přesune o jednu pozici směrem k nejvyššímu bitu. Při čtení vzad je ještě nutno ve členu 11 přenesení obsahu před přenesením obsahu datového registru 1S do vyrovnávací paměti 18 negovat obsah datového registru 16, čímž se zajistí správné čtení vzad. Realizačně výhodnější je však provádět čtení vpřed i vzad jednotným způsobem, tj. způsobem popsaným pro čtení vpřed, a teprve po ukončení čtení celého bloku dat provést ve vyrovnávací paměti 18 příslušné přesuny a úpravy. Dále se ve členu 12 nulování obsahu čítače 17 bitů provede nulování obsahu čítače 17 bitů — příprava čtení dalšího byte — a generuje se vhodné zpoždění ve druhém zpožďovacím členu 13. Zpoždění prvního a druhého zpožďovacího členu 10, 13 je voleno tak, že doba provádění činností dekodéru od okamžiku vybavení vstupu v prvním členu vybavení vstupu 2 před zjištěním datové hrany ve členu 4 srovnání signálu s obsahem pomocného registru 15 do okamžiku vybavení výstupu ve druhém členu 3 vybavení vstupu je nezávislá na tom, zda činncst proběhla přes člen 9 posuvu obsahu datového registru 16 a první zpožďovací člen 10, nebo přes člen 11 přenesení obsahu datového registru 16, člen 12 nulování obsahu čítače 17 bitů a druhý zpožďovací člen 13, a že tato doba je delší než polovina datového intervalu a kratší než datový interval. Z hlediska spolehlivosti čtení je výhodné, když tato doba je přibližně 75 °/o délky datového intervalu. Z uvedeného vyplývá, že v okamžiku vybavení vstupu ve druhém členu 3 vybavení vstupu se ze vstupního členu 1 přenese stav PE signálu mezi pomocnou hranou a následující datovou hranou. Tento stav, tj. logická úroveň, se uloží do pomocného registru 15, načež se začne zjišťovat další datové hrany ve smyčce tvořené prvním členem 2 vybavení vstupu, členem 4 srovnání signálu a členem 5 kontroly počtu cyklů, přičemž člen 5 kontroly počtu cyklů musí být nastaven na menší počet cyklů, než při zjišťování první dotekové hrany. V praxi je dostatečné, odpovídá-li počet povolených cyklů polovině datového intervalu. Nastavení členu 5 kontroly počtu cyklů je možno provést kdykoliv v době cd okamžiku zjištění datové hrany do okamžiku prvního vybavení vstupu v prvním členu 2 vybavení vstupu při zjišťování další datové hrany, tj. jako součást činností členu 4 srovnání signálu, členu 6 přenesení úrovně signálu, členu 7 zvýšení obsahu čítače 17 hitů a členu 14 uložení úrovně signálu do pomocného registru 15. Pro účely jednodušší realizace členu 5 kontroly počtu cyklů lze smyčku tvořenou prvním členem 2 vybavení vstupu, členem 4 srovnání signálu a členem 5 kontroly počtu cyklů provést dvakrát, přičemž v první zmíněné smyčce se zjišťuje pouze první datová hrana bloku, a ve druhé pak všechny další, čímž odpadá rozdílné nastavení členu 5 kontroly počtu bitů. Činnost dekodéru podle vynálezu probíhá popsaným způsobem tak dlouho, dokud se ve členu 5 kontroly počtu cyklů nezjisti, že v rámci povoleného počtu cyklů činností prvního členu 2 vybavení vstupu, členu 4 srovnání signálu a členu 5 kuntroly počtu cyklů nebyla zjištěna datová hrana, což znamená, že byl již přečten celý blok a činnost dekodéru se přeruší. Poslední čtený byte, tj. POSTAMBLE zůstává v tomto okamžiku v datovém registru 16, přičemž je již přenesen do vyrovnávací paměti 18, čítač 17 bitů je vynulován, v pomocném registru 15 je obsah odpovídající úrovni PE signálu za poslední datovou hranou zápisu — tj. úrovni v meziblokové mezeře. Po skončení činnosti dekodéru je tedy v případě úspěšného čtení bloku provedeno počáteční nastavení pro čtení dalšího bloku automaticky. Z obr. 1 i popisu činnosti dekodéru PE signálu je zřejmé, že pořadí členu 6 přenesení úrovně signálu a členu 7 zvýšení obsahu čítače 17 bitů, jakož i pořadí členu 9 posuvu obsahu datového registru 16 a prvního zpožďovacího členu 10 je libovolné, přičemž t.též platí i o pořadí členu 11 přenesení obsahu, členu 12 nulování obsahu čítače 17 bitů a druhého zpožďovacího členu 13.Upon operation of the decoder according to the invention, the input is provided in the first input 2 of the input, wherein the input 1 serves to transmit the logical PE signal level to said first input 2 of the input as well as to the second input 3 of the input. In this operation, the instantaneous PE signal level is detected and a comparison of the signal level with the content of the auxiliary register 15 compares said PE signal level with the content of the auxiliary register 15 corresponding to the gap gap magnetization. If the two values are the same, this means that there is still an inter-block gap on the tape (not shown) below the read head (not shown). In this case, the cycle number checking member 5 checks the number of cycles performed and the input is recalled in the first input equipment 2. These cycles continue until the difference between the PE signal level and the content level of the auxiliary register 15 is detected, i.e. until the first write data edge is detected, or until the allowed number of cycles controlled by the cycle number checking member 5 is exhausted. In the latter case, the cycle number checking member 5 terminates the operation of the decoder, since no record was found on the length of the tape (not shown) larger than the extended interlock gap. In the first case, i.e., if the first write data edge has been detected, in the signal level transmit member 6, the transmission of the PE signal level to the highest bit of the data register 16 is performed, and the 7 bit counter content increase 7 increases the 17 bit counter content If the content of the data register 18 is different from eight, i.e. the entire 8-bit byte has not yet been read, the data register content shift member 16 shifts the content of the data register 16 by one. position toward the lowest bit, thereby freeing up space for the next read bit in the highest-order bit of data register 16, this process being repeated until the entire byte is read. When the entire 8-bit byte is read, i.e., the 17-bit counter content testing member 8 detects that the 17-bit counter content is equal to eight, the data transferring member 16 transfers buffer 16 to the buffer 18, thereby caches a read byte arranged such that the first read bit is in the lowest order position and the last read bit is in the order of highest order, corresponding to the recording method of the cassette digital memories. This is true for reading forward, for reverse reading the process can be reversed, i.e. the first bit read 6 transmits the signal level transfer member to the lowest bit of the data register 16, and before transmitting each additional read bit the data register content 18 moves one position toward the highest bit. When reading backwards, the content transfer member 11 still has to negate the content of the data register 16 before transferring the content of the data register 16 to the buffer 18, thereby ensuring correct read back. However, it is more advantageous to perform the forward and backward readings in a uniform manner, i.e. in the manner described for reading the reader, and only to make the appropriate movements and adjustments in the buffer 18 after the reading of the entire block of data. Further, in the bit reset counter member 12, the bit count counter resetting is performed - preparing to read the next byte - and a suitable delay is generated in the second delay member 13. The delay of the first and second delay members 10, 13 is selected such that the decoder from the moment the input in the first input 3 is detected before the data edge in the member 4 compares the signal with the contents of the auxiliary register 15 until the output is output in the second input 3 is independent of whether the operation 16 and the first delay member 10, or through the content transfer member 11 of the data register 16, the resetting member 12 of the bit counter 17 and the second delay member 13, and that this time is longer than half the data interval and shorter than the data interval. From the viewpoint of reading reliability, it is preferred that this time is approximately 75% of the data interval length. Accordingly, at the moment of the input tripping in the second input tripping member 3, the state of the PE signal between the auxiliary edge and the next data edge is transferred from the input member 1. This state, ie the logic level, is stored in the auxiliary register 15, whereupon the next data edges are detected in the loop formed by the first input equipment member 2, the signal comparison member 4 and the cycle count member 5, the cycle count member 5 being set to fewer cycles than when detecting the first touch edge. In practice, it is sufficient if the number of allowed cycles corresponds to half the data interval. The adjustment of the cycle control member 5 may be performed at any time cd at the time of data edge detection until the first input device in the first input device 2 detects the next data edge, i.e. as part of the signal comparison member 4, signal level transfer member 6, For example, the loop formed by the first input equipment member 2, the signal comparison member 4, and the cycle count member 5 may be executed twice, for the purpose of simplifying the implementation of the cycling count member 5, and the cycling count member 14 may be executed twice. in the first loop, only the first data edge of the block is detected, and in the second all other ones, thereby eliminating the different settings of the bit control member 5. The operation of the decoder according to the invention continues as described until the cycle count control member 5 has determined that no data edge has been detected within the allowed number of cycles of the operation of the input equipment member 2, the signal comparison member 4 and the cycle count member 5, that the entire block has already been read and the decoder operation is interrupted. The last read byte, ie POSTAMBLE, remains in the data register 16 at this point and is already transferred to buffer 18, the 17-bit counter is cleared, in the auxiliary register 15 there is content corresponding to the PE signal level after the last write data edge - in the interblock gap. Thus, when the decoder is finished, the initial setting for reading the next block is made automatically if the block is successfully read. It is clear from FIG. 1 and the operation of the PE signal decoder that the order of the signal level transfer member 6 and the content increase member 17 of the bit counter 17 as well as the order of the content register shift member 9 and the first delay member 10 are arbitrary. the order of the content transfer member 11, the content reset member 12 of the bit counter 17, and the second delay member 13 also apply.

Pří požadavku ochrany vyrovnávací paměti 18 před přemazáním většího celku v důsledku chyby obsluhy, například založením kazety s testovacím signálem o kmitočtu řevném převrácené hodnotě poloviny nebo čtvrtiny datového intervalu, lze do kterékoliv větve dekodéru vřadit neznázorněný člen testu a kontroly počtu bytů předaných do vyrovnávací paměti 18. Zjistí-li tento meznázorněný člen, že bylo přečteno a předáno více než 260 bytů, tj. max. povolená délka bloku 256 bytů, 1 byte PREAMBLE, 2 byte CRC, 1 byte POSTAMBLE, ukončí zmíněný člen činnost dekodéru.If a buffer 18 is required to protect a larger unit due to an operator error, for example by inserting a test cassette having a frequency of half or a quarter of the data interval, a test member and a check of the number of bytes passed to the buffer 18 If this intermediate member detects that more than 260 bytes have been read and passed, i.e. a maximum allowed block length of 256 bytes, 1 byte of PREAMBLE, 2 byte of CRC, 1 byte of POSTAMBLE, said member terminates the decoder operation.

Vzhledem k tomu, že existuje řešení kodéru PE signálu, umožňující jeho konstrukci rovněž programovými rutinami procesoru, vytváří dekodér PE signálu podle vynálezu předpoklady pro řešení prakticky čistěSince there is a PE signal encoder solution that allows it to be constructed also by the processor routines of the processor, the PE signal decoder according to the invention creates preconditions for practically pure solution

Claims

SUBJECT

A PE signal decoder, in particular for a digital cassette steam ^μ , characterized in that the output of the input member (1j) is connected to the first input of the first input device (2) and to its first input of the second input device (3). 2) the input equipment is connected to the input of the signal comparing member (4j) with the content of the auxiliary register (15), the first output of the signal comparing member (4) is connected to the input of the cycling check member (5); connected to the input of the signal level transmitting member (6) to the highest bit of the data register (16), the output of the signal level transmitting member (6) is connected to the input member (7) of the bit counter (17) the bit counter (17) is connected to the input of the content test member (8) of the bit counter (17), the first output of the test member (8) is connected to the input of the content register shift member (9) (16), the output of the content shift member (9) of the data register (16) is connected to the input of the first delay member (10), the second output of the content test member (8) of the bit counter (17) is connected to the input of the content transfer member (11) a data register (16) to a buffer (18), the output of said content transfer member (11) is connected to the input of the bit counter resetting member (12), the output of the bit counter resetting (12) is connected at the input of the second delay member (13), the outputs of both delay members (1.0, 13) being connected to the second and third inputs of the second input equipment member (3), the output of the second input of the member (14) storing the signal level. (3) the input equipment is connected to an auxiliary register (15), the output of said signal level storing member (14) being connected to a second input of a first cassette digital programmer (2) member.

OF THE INVENTION the input equipment input and output of the cycle control member (5) is coupled to a third input of the first input equipment (2).

PE signal decoder according to claim 1, characterized in that the input member (1) is formed by a processor bus adaptation circuit and a first input equipment member (2) and / or a second input equipment member (3) and / or a signal comparison member (4j). including a sub-register (15) and / or a cycle control member (5) and / or a signal level transfer member (6) to the highest bit of the data register (16) and / or a bump counter (17) content increase and / or or a bit count content testing member (8) and / or a bit count content testing member (8) and / or a data register content shift member (9) (9) and / or a first delay member (10), and / or a data transferring member (11) to the buffer (18) and / or a resetting member (12) of a bit counter (17) and / or a second delay member (13) and / or a storage member (14) signal levels to the auxiliary register (15) are made up of equivalent program routines unknown processor.

PE signal decoder according to claim 1, characterized in that the data register (16) and the bit counter (17) are formed by the processor working registers.

PE signal decoder according to claim 1, characterized in that the data register (16) and the bit counter (17) are formed by the processor memory cells.

5. The PE signal decoder of claim 1, wherein the buffer (18) is a portion of the processor's memory.

6. A decoder according to claim 1, wherein the auxiliary register (15) is formed by one bit of a processor working register or one bit of a processor memory cell.

2 sheets of drawings