CS217512B1

CS217512B1 - Parallel Data Wiring Connection

Info

Publication number: CS217512B1
Application number: CS133781A
Authority: CS
Inventors: Dusan Loutocky; Pavel Kubin
Original assignee: Dusan Loutocky; Pavel Kubin
Priority date: 1981-02-25
Filing date: 1981-02-25
Publication date: 1983-01-28

Abstract

Oborem použití jsou elektronické číslicové počítače, vnější paměti, řídící" jednotky magnetických diskových pamětí, univerzální kanály. Technickým problémem jsou obvody provádějící přenos dat s vysokou rychlostí přenosu paralelně k činnosti řídicího mikroprogramového řadiče. Předmětem vynálezu je sestava a vzá jemné zapojení obvodů paralelní datové cesty, které umožňují realizovat připojení vnějších zařízení s vysokou rychlostí přenosu dat k řídicím modulům řízeným mikroprogramovým řadičem. Další možné obory pro využití jsou elektronické číslicové počítače, řídicí jednotky magnetických diskových pamětí, přenosové jednotky číslicových počítačů.The field of application is electronic digital computers, external memories, control units of magnetic disk memories, universal channels. The technical problem is circuits performing data transfer with a high transfer rate in parallel with the operation of the control microprogram controller. The subject of the invention is the assembly and interconnection of parallel data path circuits, which allow the connection of external devices with a high data transfer rate to control modules controlled by a microprogram controller. Other possible fields of application are electronic digital computers, control units of magnetic disk memories, transfer units of digital computers.

Description

Vynález se týká paralelní datová cesty řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat k číslicovému počítači*BACKGROUND OF THE INVENTION The present invention relates to a parallel data path of control modules for connecting additional high speed data transfer devices to a digital computer.

Při řečení řídicích modulů pro připojení přídavných zařízení s vysokou rychlostí přenosu dat je v tom případě, že hlavním řídicím členem těchto modulů je mikroprogramově řízený automat, nutné provádět přenos dat z nebo do přídavného zařízení zvláětě k tomu účelu navrženými obvody. Tyto obvody musí kromě vlastních přenosových funkcí provádět i některé funkce související se zpracováním formátu dat a s vlastním řízením komunikace mezi řídicím modulem a pamětí počítače. Složitým problémem je proto navrženi této paralelní datové cesty tak, aby při zachování věech požadavků na rychlost přenosu i požadavků funkčních umožňovaly maximální využití schopností mikroprogramového řadiče.Speaking of the control modules for connecting additional devices with a high data rate, if the main control member of these modules is a microprocessor-controlled automaton, it is necessary to carry out data transmission from or to the auxiliary device with specially designed circuits. These circuits, in addition to their own transfer functions, must also perform some functions related to data format processing and the actual control of communication between the control module and the computer memory. A complex problem is therefore to design this parallel data path so as to allow maximum utilization of microprocessor controller capabilities while maintaining both transmission rate and functional requirements.

Jedním z možných řeěenl, využívající s výhodou značné autonomnosti jednotlivých obvodů paralelní datové cesty řízených a komunikujících převážně pomocí mikroinstrukcí řídicího mikroprogramového řadiče a tím snižující nároky jak na objem obvodů, tak i na komplexnost vzájemné součinnosti a zachovávající značnou univerzálnost řeěenl pro různá typy přídavných zařízení je zapojení paralelní datové cesty podle vynálezu, jehož podstata spočívá v tom, že první vstupní vodič je připojen na první vstup bloku řadiče přenosu disku, druhý výstupní vodič je připojen na první výstup bloku řadiče přenosu disku, druhý výstup bloku řadiče přenosu disku je spojen třetím vodičem s prvním vstupem bloku čítače dat disku a s prvním vstupem bloku spojení, třetí výstup bloku řadiče přenosu disku je spojen čtvrtým vodičem s třetím vstupem bloku řízení přenosu, čtvrtý výstup bloku řadiče přenosu disku je spojen pátým vodičem s prvním vstupem bloku obvodů porovnávání, pátý výstup bloku řadiče přenosu disku je spojen ěestým vodičem s druhým vstupem bloku obvodů porovnávání a se čtvrtým vstupem bloku vyrovnávací paméti, ěestý výstup bloku řadiče přenosu disku je spojen sedmým vodičem se druhým vstupem bloku odpočtu, prvý výstup bloku řadiče přenosu hlavní paméti je spojen osmým vodičem s druhým vstupem bloku řízení přenosu, druhý výstup bloku řadiče přenosu hlavní paměti je spojen devátým vodičem s prvním vstupem bloku čítačů přenosu, s druhým vstupem bloku adresace hlavní paměti a s třetím vstupem bloku vyrovnávací paměti, první výstup bloku odpočtu je spojen desátým výstupním vodičem s třetím vstupem bloku řadiče přenosu disku, jedenáctý, výstupní vodič je připojen na první výstup bloku čítačů přenosu, dvanáctý, výstupní vodič je připojen na druhý výstup bloku čítačů přenosu, třináctý, výstupní vodič je připojen na třetí výstup bloku čítačů přenosu, čtvrtý výstup bloku čítačů přenosu je spojen čtrnáctým vodičem s prvním vstupem bloku adresace hlavní paměti, pátý výstup bloku čítačů přenosu je spojen patnáctým, výstupním vodičem s prvním vstupem bloku řízení přenosu, první výstup bloku řídicího registru je spojen ěéstnáctým vodičem s druhým vstupem bloku spojení, druhý výstup bloku řídicího registru je spojen sedmnáctým vodičem se čtvrtým vstupem bloku řízení přenosu, třetí výstup bloku řídicího registru je spojen osmnáctým vodičem se sedmým vstupem bloku vyrovnávací paměti, čtvrtý výstup bloku řídicího registru je spojen devatenáctým vodičem se ěestým vstupem bloku vyrovnávací paměti, pátý výstup bloku řídicího registru je spojen dvacátým vodičem s pátým vstupem bloku vyrovnávací paměti, dvacátý prvý, výstupní vodič je připojen na první výstup bloku obvodů porovnávání, dvacátý druhý, výstupní vodič je připojen na druhý výstup bloku obvodů porovnávání, prvý výstup bloku vyrovnávací paměti je spojen dvacátým třetím vodičem s pátým vstupem bloku řízení přenosu, druhý výstup bloku vyrovnávací paměti je spojen dvacátým čtvrtým vodičem s ěestým vstupem bloku řízení přenosu, třetí výstup bloku vyrovnávací paměti je spojen dvacátým pátým vodičem se sedmým vstupem bloku řízení přenosu, první výstup bloku adresace hlavní paměti je spojen dvacátým ěestým vodičem s osmým vstupem bloku vyrovnávací paměti, druhý výstup bloku adresace hlavní paměti je spojen dvacátým sedmým vodičem s prvým vstupem bloku řadiče přenosu hlavní paměti, dvacátý osmý, výstupní vodič je připojen na třetí výstup bloku adresace hlavní paměti, dvacátý devátý, výstupní vodič je připojen na čtvrtý výatup bloku adresace hlavní paměti, třicátý, výstupní vodič je připojen na pátý výstup bloku adresace hlavní paměti, ěestý výstup bloku adresace hlavní paměti je spojen třicátým prvým vodičem s osmým vstupem bloku řízení přenosu, třicátý druhý, vstupní vodič je připojen na třetí vstup bloku adresace hlavní paměti, třicátý třetí, výstupní vodič je připojen na prvý výstup bloku čítače dat disku, prvý výstup bloku řízení přenosu je třicátým čtvrtým vodičem spojen s druhým vstupem bloku vyrovnávací paměti a s druhým vstupem bloku řadiče přenosu hlavní paměti, druhý výstup bio-’ ku řízení přenosu je spojen třicátým pátým vodičem s prvním vstupem bloku vyrovnávací paměti a s druhým vstupem bloku řadiče přenosu disku, třicátý šestý, výstupní vodič je připojen na třetí výstup bloku řízení přenosu, třicátý sedmý, výstupní vodič je připojen na čtvrtý výstup bloku řízení přenosu, třicátý osmý, vstupní vodič je připojen na devátý vstup bloku řízení přenosu, třicátý devátý, vstupní vodič je připojen na desátý vstup bloku řízení přenosu, čtyřicátý, výstupní vodič je připojen na prvý výstup bloku spojení, čtyřicátý prvý, výstupní vodič je připojen na druhý výstup bloku spojení, čtyřicátý druhý, vstupní vodič je připojen na třetí vstup bloku spojení, výstupní datová sběrnice je připojena na první skupinu výstupů bloku čítače přenosů, na první skupinu výstupů bloku řídicího registru, na první skupinu výstupů bloku vyrovnávací paměti, na druhou skupinu výstupů bloku adresace hlavní paměti, na první skupinu výstupů bloku čítače dat disku a na první skupinu výstupů bloku spojení, vstupní datová sběrnice je připojena na první skupinu vstupů bloku odpočtu, na první skupinu vstupů bloku čítačů přenosu, na první skupinu vstupů bloku řídicího registru, na první skupinu vstupů bloku vyrovnávací paměti, na první skupinu vstupů bloku adresace hlavní paměti a na první skupinu vstupů bloku čítače dat disku, vstupní sběrnice dat z hlavní paměti je připojena na druhou skupinu vstupů bloku vyrovnávací paměti, výstupní sběrnice dat do hlavní paměti je připojena na druhou skupinu výstupů bloku vyrovnávací paměti, výstupní sběrnice zapisovaných dat je připojena na třetí skupinu výstupů bloku vyrovnávací paměti, na druhou skupinu vstupů bloku obvodů porovnávání a na druhou skupinu vstupů bloku spojení, vstupní sběrnice čtených dat je připojena na třetí skupinu vstupů bloku vyrovnávací paměti, na první skupinu vstupů bloku obvodů porovnáváni a na první skupinu vstupů bloku spojení, výstupní adresová sběrnice je připojena na první skupinu výstupů bloku adresace hlavní paměti.One of the possible solutions utilizing advantageously considerable autonomy of individual circuits of parallel data path controlled and communicating mainly by microinstruction of control microcontroller and thus decreasing the demands on circuit volume and complexity of mutual cooperation while maintaining considerable universality of solutions for various types of additional devices is parallel data path connection according to the invention, characterized in that the first input conductor is connected to the first input of the disk transfer controller block, the second output conductor is connected to the first output of the disk transfer controller block, the second output of the disk transfer controller block is connected to the third conductor with the first input of the disk data counter block and the first input of the link block, the third output of the disk transfer controller block is connected by the fourth wire to the third input of the transfer control block, the fourth output of the transfer controller block the fifth wire of the disk transfer controller block is connected by the sixth wire to the second circuit block input and the fourth buffer block input, the sixth disk transfer controller block output is connected by the seventh wire to the second block input counting, the first output of the main memory transfer block is connected by the eighth wire to the second input of the transfer control block, the second output of the main memory transfer block is connected by the ninth wire to the first input of the transfer counter block, memory, the first output of the countdown block is connected by the tenth output wire to the third input of the disk transfer controller block, the eleventh output wire is connected to the first output of the transfer counter block, the twelfth output wire is connected to the second output of the counter block transmission, thirteenth, output wire is connected to the third output of the transmission counter block, the fourth output of the transmission counter block is connected to the fourteenth wire with the first input of the main memory address block, the fifth output of the transmission counter block is connected to the the first output of the control register block is connected by the seventh wire to the second input of the link block, the second output of the control register block is connected by the seventeenth wire to the fourth input of the transfer control block; the control register is connected by the nineteenth wire to the sixth input of the buffer block, the fifth output of the control register block is connected by the twenty-wire to the fifth input of the buffer block, the twenty-first, the output wire is connected on the first output of the comparison circuit block, the twenty second, the output wire is connected to the second output of the comparison circuit block, the first output of the buffer block is connected by the twenty-third wire to the fifth input of the transfer control block; By the sixth transmission control block input, the third buffer block output is coupled by the twenty-fifth wire with the seventh transmission control block input, the first main memory address block output is coupled by the twenty-sixth wire with the eighth buffer block input, the second main memory addressing block output is coupled by the twenty the seventh wire with the first input of the main memory transfer controller block, the twenty-eighth, the output wire is connected to the third output of the main memory addressing block, the twenty-ninth, the output wire is connected to the fourth output of the main memory addressing block i, thirtieth, output wire is connected to the fifth output of the main memory address block, the sixth output of the main memory address block is connected to the thirty-first wire to the eighth input of the transfer control block, thirty-second; the third, the output wire is connected to the first output of the disk data counter block, the first output of the transfer control block is connected to the second input of the buffer block and the second input to the main memory transfer block, a fifth wire with a first buffer block input and a second disk transfer controller block input, thirty-six, an output wire is connected to a third output of the transfer control block, thirty-seventh, an output wire is connected to a fourth output of the transfer control block, thirty-eight the wire is connected to the ninth input of the transmission control block, thirty-ninth, the input wire is connected to the tenth input of the transmission control block, forty, the output wire is connected to the first output of the connection block, the forty-first; Forty-second, input wire is connected to the third input of the link block, output data bus is connected to the first group of outputs of the transfer counter block, to the first group of outputs of the control register block, to the first group of outputs of the buffer block , on the first group of outputs of the disk counter block and on the first group of outputs of the link block, the input data bus is connected to the first group of inputs of the counting block, to the first group of inputs of the transfer counter block to the first input group of the main memory address block and to the first input group of the disk counter block, the input data bus from the main memory is connected to the second input group of the buffer block, the output data bus to the main memory is connected to the second output group a buffer block, the output bus of the written data is connected to a third group of buffer block outputs, a second group of inputs of the comparison circuit block, and a second group of inputs of the link block, the input data read bus is connected to a third group of buffer block inputs, the first group The input address bus is coupled to the first group of outputs of the main memory addressing block.

Hlavní výhody vynálezu spočívají v tom, že složité funkce zařízení při přenosu dat s vysokou rychlostí jsou vynálezem řešeny s relativně malými materiálovými nároky, že tím, že většina funkci je iniciována a kontrolována řídicím mikroprogramovým řadičem je funkce jednotlivých bloků paralelní datové cesty poměrně jednoduchá. Řízení činnosti jednotlivých bloků mikroinstrukcemi mikroprogramového řadiče dovoluje značně univerzální použití navržených obvodů pro zprostředkování a řízení přenosu dat mezi hlavní pamětí počítače a různými typy vnějších zařízení.The main advantages of the invention reside in the fact that the complex functions of the device in the transmission of high speed data are solved by the invention with relatively small material requirements, since most functions are initiated and controlled by the microprocessor controller. Controlling the operation of individual blocks by microinstruction of a microprogrammer controller allows for a very versatile use of the designed circuits to mediate and control the transfer of data between the main memory of the computer and various types of external devices.

Na připojeném výkresu je schematicky znázorněno blokové 8Chéma paralelní datové cesty·8The parallel data path scheme ·

Paralelní datová cesta sestává z bloku 01 řadiče přenosu disku, bloku 02 řadiče přenosu hlavní paměti, bloku 03 odpočtu, bloku 04 čítačů přenosu, bloku 05 řídicího registru, bloku 06 obvodů porovnávání, bloku 07 vyrovnávací paměti, bloku 08 adresace hlavní paměti, bloku 09 čítače dat disku, bloku 10 řízení přenosu a bloku 11 spojení.The parallel data path consists of a disk transfer controller block 01, a main memory transfer controller block 02, a countdown block 03, a transfer counter block 04, a control register block 05, a comparison circuit block 06, a buffer block 07, a main memory addressing block 08, a block 09 the disk data counter, the transfer control block 10, and the link block 11.

Tyto bloky jsou navzájem propojeny tak, že první vstupní vodič 30 je připojen na první vstup bloku 01 řadiče přenosu disku a dále druhý, výstupní vodič 31 je připojen na první výstup bloku 01 řadiče přenosu disku a dále druhý výstup bloku 01 řadiče přenosu disku je spojen třetím vodičem 32 s prvním vstupem bloku 09 čítače dat disku a s prvním vstupem bloku 11 spojení a dále třetí výstup bloku 01 řadiče přenosu disku je spojen čtvrtým vodičem 33 s třetím vstupem bloku 10 řízení přenosu a dále čtvrtý výstup bloku 01 řadiče přenosu disku je spojen pátým vodičem 34 s prvním vstupem bloku 06 obvodů porovnávání a dále pátý výstup bloku 01 řadiče přenosu disku je spojen šestým vodičem 35 s druhým vstupem bloku 06 obvodů porovnávání a se čtvrtým vstupem bloku 07 vyrovnávací paměti a dále šestý výstup bloku 01 řadiče přenosu disku je spojen sedmým vodičem 36 se druhým vstupem bloku 03 odpočtu a dále prvý výstup bloku 02 řadiče přenosu hlavní paměti je spojen osmým vodičem £1 s druhým vstupem bloku 10 řízení přenosu a dále druhý výstup bloku 02 řadiče přenosu hlavní paměti je spojen devátým vodičem 42 s prvním vstupem bloku 04 čítačů přenosu a s druhým vstupem bloku 08 adresace hlavní paměti a s třetím vstupem bloku 07 vyrovná217512 4 vací paměti a dále první výstup bloku 03 odpočtu je spojen desátým, výstupním vodičem 38 s třetím vstupem bloku 01 řadiče přenosu disku a dále jedenáctý, výstupní vodič 43 je připojen na první výstup bloku 04 čítačů přenosu a dále dvanáctý, výstupní vodič 44 je připojen na druhý výstup bloku 04 čítačů přenosu a dále třináctý, výstupní vodič 45 je připojen na třetí výstup bloku 04 čítačů přenosu a dále čtvrtý výstup bloku 04 čítačů přeno-¹ su je spojen čtrnáctým vodičem 46 s prvním vstupem bloku 08 adresace hlavní paměti a dále pátý výstup bloku 04 čítačů přenosu je spojen patnáctým, výstupním vodičem 47 s prvním vstupem bloku 10 řízení přenosu a dále první výstup bloku 05 řídicího registru je spojen šestnáctým vodičem 48 s druhým vstupem bloku 11 spojení a dále druhý výstup bloku 05 řídicího registru je spojen sedmnáctým vodičem 49 se čtvrtým vstupem bloku 10 řízení přenosu a dále třetí výstup bloku 05 řídicího registru je spojen osmnáctým vodičem 50 se sedmým vstupem bloku 07 vyrovnávací paměti a dále čtvrtý výstup bloku 05 řídicího registru je spojen devatenáctým vodičem 51 se šestým vetupem bloku 07 vyrovnávací paměti a déle pátý výstup bloku 05 řídicího registru je spojen dvacátým vodičem 52 s pátým vstupem bloku OJ vyrovnávací paměti a dále dvacátý prvý, výstupní vodič 53 je připojen na první výstup bloku 06 obvodů porovnávání a dále dvacátý druhý, výstupní vodič 54 je připojen na druhý výstup bloku 06 obvodů porovnávání a dále prvý výstup bloku 07 vyrovnávací paměti je spojen dvacátým třetím vodičem 56 s pátým vstupem bloku 10 řízení přenosu a dále druhý výstup bloku 07 vyrovnávací paměti je spojen dvacátým čtvrtým vodičem 57 s šestým vstupem bloku J_2_ řízení přenosu a dále třetí výstup bloku 07 vyrovnávací paměti je spojen dvacátým pátým vodičem 58 se sedmým vstupem bloku 10 řízení přenosu a dále první výstup bloku 08 adresace hlavní paměti je spojen dvacátým šestým vodičem 55 s osmým vstupem bloku 07 vyrovnávací paměti a dále druhý výstup bloku 08 adresace hlavní paměti je spojen dvacátým sedmým vodičem 39 s prvým vstupem bloku 02 řadiče přenosu hlavní paměti a dále dvacátý osmý, výstupní vodič 59 je připojen na třetí výstup bloku 08 adresace hlavní paměti a dále dvacátý devátý, výstupní vodič 60 je připojen na čtvrtý výstup bloku 08 adresace hlavní paměti a déle třicátý, výstupní vodič 61 je připojen na pátý výstup bloku 08 adresace hlavní paměti a déle šestý výstup bloku 08 adresace hlavní paměti je spojen třicátým prvým vodičem s osmým vstupem bloku 10 řízení přenosu a dále třicátý druhý, vstupní vodič 62 je připojen na třetí vstup bloku 08 adresace hlavní paměti a dále třicátý třetí, výstupní vodič je připojen na prvý výstup bloku 09 čítače dat disku a dále prvý výstup bloku 10 řízení přenosu je třicátým čtvrtým vodičem 40 s druhým vstupem bloku 07 vyrovnávací paměti a s druhým vstupem bloku 02 řadiče přenosu hlavní paměti a dále druhý výstup bloku 10 řízení přenosu je 3pojen třicátým pátým vodičem 37 s prvním vstupem bloku 07 vyrovnávací paměti a s druhým vstupem bloku 01 řadiče přenosu disku a dále třicátý šestý, výstupní vodič 67 je připojen na třetí výstup bloku 10 řízení přenosu a déle třicátý sedmý, výstupní vodič 68 je připojen na čtvrtý výstup bloku 10 řízení přenosu a dále třicátý osmý, vstupní vodič 65 je připojen na devátý vstup bloku 10 řízení přenosu a dále třicátý devátý, vstupní vodič 66 je připojen na desátý vstup bloku 10 řízení přenosu a déle, čtyřicátý, výstupní vodič 70 je připojen na prvý výstup bloku 11 spojení a dále čtyřicátý prvý, výstupní vodič 71 je připojen na druhý výstup bloku 11 spojení a dále čtyřicátý druhý, vstupní vodič 69 je připojen na třetí vstup bloku H spojení a dále výstupní datová sběrnice 20 je připojena na první skupinu výstupů bloku 04 čítače přenosů a na první skupinu výstupů bloku 05 řídicího registru a na první skupinu výstupů bloku 07 vyrovnávací paměti a na druhou skupinu výstupů bloku 08 adresace hlavní paměti a na první skupinu výstupů bloku 09 čítače dat disku a na první skupinu výstupů bloku 11 spojení a dále vstupní datová sběrnice 21 je připojena na první skupinu vstupů bloku 03 odpočtu a na první skupinu vstupů bloku 04 čítačů přenosu a na první skupinu vstupů bloku 05 řídicího registru a na první skupinu vstupů bloku 07 vyrovnávací paměti a na první skupinu vstupů bloku 08 adresace hlavní paměti a na první skupinu vstupů bloku 09 čítače dat disku a dále vstupní sběrnice 22 dat z hlavní paměti je připojena na druhou skupinu vstupů bloku 07 vyrovnávací paměti a dále výstupní sběrnice gj dat do hlavní paměti je připojena na druhou skupinu výstupů bloku OJ vyrovnávací paměti a dále výstupní sběrnice 24 zapisovaných dat je připojena na třetí skupinu výstupů bloku 07 vyrovnávací paměti a na druhou skupinu vstupů bloku 06 obvodů porovnávání a na druhou skupinu vstupů bloku 11 spojení a dále vstupní sběrnice 25 čtených dat je připojena na třetí skupinu vstupů bloku 07 vyrovnávací paměti a na první skupinuThese blocks are interconnected such that the first input wire 30 is connected to the first input of the disk transfer controller block 01 and the second output wire 31 is connected to the first output of the disk transfer controller block 01 and the second output of the disk transfer controller block 01 is connected a third conductor 32 with a first input of the disk data counter block 09 and a first input of the connection block 11, and a third output of the disk transfer controller block 01 connected by a fourth conductor 33 to the third input of the transfer control block 10; wire 34 with the first input of the comparator circuit block 06 and the fifth output of the disk transfer controller block 01 is connected by the sixth wire 35 with the second input of the comparator circuit block 06 and the fourth input of the buffer block 07 and conductor 36 with the second input of the counting block 03 and beyond The first output of the main memory transfer controller block 02 is connected by the eighth wire 41 to the second input of the transfer control block 10, and the second output of the main memory transfer controller block 02 is connected by the ninth wire 42 to the first input of the transfer counter block 04 and the second input to the addressing block 08. and the first output of the countdown block 03 is connected by the tenth output wire 38 to the third input of the disk transfer controller block 01 and the eleventh, the output wire 43 is connected to the first output of the transfer counter block 04, and further twelve output conductor 44 is connected to the second output of the block counter 04 and further transfer the thirteenth, the output conductor 45 is connected to the third output of the block counter 04 and a further fourth transmission output of the block counter 04 přeno- su ¹ is connected to the fourteenth wire 46 to a first input block 08 addressing the main memory and the fifth output the step of the transfer counter block 04 is connected by the fifteenth output wire 47 to the first input of the transfer control block 10 and the first output of the control register block 05 is connected to the 16th wire 48 to the second input of the link block 11; 49 with the fourth input of the transfer control block 10 and the third output of the control register block 05 is connected by the eighteenth wire 50 to the seventh input of the buffer block 07 and further the fourth output of the control register block 05 is connected by the nineteenth wire 51 to the sixth the fifth output of control register block 05 is coupled by the twenty-wire 52 to the fifth input of buffer block O0 and the twenty-first, output wire 53 is connected to the first output of the comparator circuit block 06 and the twenty-second output wire 54 is connected to the second output of block 06 the first output of the buffer block 07 is connected by the twenty-third wire 56 to the fifth input of the transmission control block 10, and the second output of the buffer block 07 is connected by the twenty-fourth wire 57 to the sixth input of the transmission control block 12 and the buffer memory is coupled by the twenty-fifth wire 58 to the seventh input of the transfer control block 10, and the first output of the main memory address block 08 is coupled by the twenty-sixth wire 55 to the eighth input of the buffer block 07 and the second output of the main memory addressing block 08 is coupled wire 39 with the first input of the main memory transfer controller block 02 and the 28th output wire 59 is connected to the third output of the main memory addressing block 08 and the 29th output wire 60 is connected to the fourth output of the main memory addressing block 08 and longer thirty The fifth output wire 61 is connected to the fifth output of the main memory addressing block 08, and the sixth output of the main memory addressing block 08 is connected to the thirty-first wire with the eighth input of the transfer control block 10 and thirty-second. 08, main memory addressing, and thirty-third, the output wire is connected to the first output of the disk data counter block 09, and the first output of the transfer control block 10 is the thirty-fourth wire 40 with the second buffer block input 07 and the second input of the main memory transfer controller block 02. and further, the second output of the transfer control block 10 is coupled through a thirty-fifth wire 37 with a first input of the buffer block 07 and a second input of the disk transfer controller block 01, and a thirty-sixth output wire 67 connected to the third output of the transfer control block 10 and thirty-seventh. , the output wire 68 is connected to the fourth output of the transmission control block 10 and the 38th input wire 65 is connected to the ninth input of the transmission control block 10 and the 38th input wire 66 is connected to the tenth input of the transmission control block 10 and longer, the 40th output wire 70 is connected to the first output of the connection block 11 and the forty-first, output wire 71 is connected to the second output of the connection block 11 and further to the forty-second, input wire 69 is connected to the third input of the connection block H and the output data bus 20 is connected to the first the output group of the block 04 of the transfer counter and the first group of the outputs of the block 05 of the control register and the first group of the outputs of the block 07 of the buffer and the second group of the outputs of the block 08 11 connection and input data bus 21 j e connected to the first input group of the block 03 of the countdown and to the first input group of the block 04 of the transmission counters and to the first input group of the block 05 of the control register and to the first input group of the block 07; the inputs of the disk counter data block 09 and the main memory data input bus 22 is connected to the second group of buffer block inputs 07 and the output data bus gj to the main memory is connected to the second group of outputs of the buffer block OJ and the output bus 24 data is connected to the third group of outputs of the buffer block 07 and to the second group of inputs of the comparator circuit block 06 and to the second group of inputs of the connection block 11 and the read data input bus 25 connected to the third group of inputs

21751 vstupů bloku 06 obvodů porovnávání a na první skupinu vstupů bloku 11 spojení a dále výstupní adresová sběrnice 25 3® připojena na první skupinu výstupů bloku Og adresace hlavní paměti.21751 inputs of the comparator circuit block 06, and to the first group of inputs of the link block 11, and further the output address bus 25 3® connected to the first group of outputs of the main memory addressing block Og.

Paralelní datová cesta pracuje takto: při zápisu dat z hlavní paměti na médium vnějšího zařízení jsou data přijímaná z hlavní paměti po vstupní sběrnici dat z hlavní paměti 22 ukládána do bloku 07 vyrovnávací paměti.The parallel data path operates as follows: when writing data from main memory to the external device medium, data received from main memory via the input data bus from main memory 22 is stored in block 07 of the buffer.

V bloku 07 vyrovnávací paměti je již uložena doplňková informace formátu zaznamenávaných dat přenesené do bloku 07 vyrovnávací paměti vstupní datovou sběrnicí 21. Přenos dat mezi hlavní pamětí a blokem 07 vyrovnávací paměti je řízen signály odvozenými z vstupního synchronizačního signálu přenosu mezi hlavní pamětí a paralelní datovou cestou blokem 10 řízení přenosu a blokem 02 řadiče přenosu hlavní paměti.The buffer block 07 already stores supplementary data format information transferred to the buffer block 07 by the input data bus 21. The data transmission between the main memory and the buffer block 07 is controlled by signals derived from the input synchronization signal of the transmission between the main memory and the parallel data path. the transmission control block 10 and the main memory transmission controller block 02.

Hlavní pamět je adresována obvody bloku 08 adresace hlavní paměti prostřednictvím výstupní adresové sběrnice 26. Počáteční adresa dat stejně jako adresy dalších stránek dat jsou do bloku 08 adresace hlavní paměti uloženy prostřednictvím vstupní datové sběrnice 21·The main memory is addressed by the circuits of the main memory addressing block 08 via the output address bus 26. The initial data address as well as the addresses of other data pages are stored in the main memory addressing block 08 via the input data bus 21.

Počet přenášených dat mezi blokem 07 vyrovnávací paměti a hlavní pamětí, určený oblas tí řídicího slova kanálu, je řízen blokem 01 čítačů přenosů. Počet přenášených dat je na začátku přenosu vložen do bloku 04 čítačů přenosů prostřednictvím vstupní datové sběrnice 21. Přenos dat mezi blokem 07 vyrovnávací paměti a vnějším zařízením je prováděn prostřednictvím výstupní sběrnice 24 zapisovaných dat a je řízen synchronizačním signálem přijímaným z vnějšího zařízení a zpracovaným obvody bloku 01 řadiče přenosu disku.The number of transmitted data between the buffer block 07 and the main memory, determined by the channel control word region, is controlled by the transfer counter block 01. The number of transmitted data is inserted at the beginning of the transmission into the transfer counter block 04 via the input data bus 21. Data transmission between the buffer block 07 and the external device is performed via the output data bus 24 and controlled by a synchronization signal received from the external device and processed by the block circuits. 01 disk transfer controllers.

Počet přenášených znaků je čítán blokem 09 čítače dat disku, tímto čítačem je generován signál ukončující tento přenos. Počet přenášených dat je do tohoto bloku 09 čítače dat disku ukládán prostřednictvím vstupní datové sběrnice 21·The number of transmitted characters is counted by the disk data counter block 09, which generates a signal terminating the transfer. The number of transmitted data is stored in this disk data counter block 09 via the input data bus 21 ·

Při čtení dat z média vnějšího zařízení do hlavní paměti jsou data přijímána ze vstup ní sběrnice 25 čtených dat a ukládána do bloku 07 vyrovnávací paměti. Tento přenos je řízen synchronizačním signálem přijímaným z vnějšího zařízení a zpracovaným obvody bloku 01 řadiče přenosu disku. Přečtená informace je z bloku 07 vyrovnávací paměti vybírána a přenášena do hlavní paměti prostřednictvím výstupní sběrnice 23 dat do hlavní paměti.When reading data from the external device medium into the main memory, the data is received from the read data input bus 25 and stored in the buffer block 07. This transmission is controlled by a synchronization signal received from the external device and processed by the circuit 01 of the disk transfer controller. The read information is selected from buffer block 07 and transmitted to main memory via data output bus 23 to main memory.

Tento přenos dat je řízen signály odvozenými ze vstupního synchronizačního signálu přenosu dat mezi hlavní pamětí a paralelní datovou cestou blokem 10 řízeni přenosu a blokem 02 řadiče přenosu hlavní paměti. Adresace hlavní paměti je prováděna obvody bloku 08 adresace hlavní paměti prostřednictvím výstupní adresové sběrnice 26. počet dat přenášených mezi vnějším zařízením a blokem 07 vyrovnávací paměti je určen obsahem bloku 09 čítače dat disku, počet dat přenášených mezi blokem 02 vyrovnávací paměti a hlavní pamětí je určen stavem obvodů bloku 04 čítačů přenosů.This data transmission is controlled by signals derived from the input data synchronization signal between the main memory and the parallel data path by the transfer control block 10 and the main memory transfer controller block 02. The addressing of the main memory is performed by the circuits of the main addressing block 08 via the output address bus 26. the number of data transmitted between the external device and the buffer block 07 is determined by the content of the disk data counter block 09; the state of the circuit counter 04 of the transmission counters.

Počáteční hodnoty všech těchto obvodů jsou nastavovány vložením příslušné informace prostřednictvím vstupní datové sběrnice 21· Doplňková informace formátu je ze čtených dat vyčleněna podle stavu bloku 03 odpočtu, počet vyčleněných znaků je opět určen předem zadanou hodnotou vloženou do tohoto bloku 03 prostřednictvím vstupní datové sběrnice 21.Initial values of all these circuits are set by inputting the appropriate information via the input data bus 21 · Additional format information is excluded from the read data according to the state of the readout block 03, the number of allocated characters is again determined by a predetermined value entered into this block 03 via the input data bus 21.

Při režimech porovnávání dat přijímaných z hlavní paměti a čtených z média vnějšího zařízení jsou tato data přenášená z bloku 07 vyrovnávací paměti prostřednictvím výstupní sběrnice zapisovaných dat 24 a z vnějšího zařízení prostřednictvím vstupní sběrnice čtených dat 25 porovnávána obvody bloku 06 porovnávání, výstupy z těchto obvodů odpovídají výsledkům tohoto porovnávání.In the comparison modes of the data received from the main memory and read from the external device medium, the data transmitted from the buffer block 07 via the output data bus 24 and from the external device via the read data input 25 are compared the circuits of the comparison block 06, of this comparison.

Režim činnosti paralelní datové cesty je určen řídicími signály odvozenými z jednotlivých řádů bloku 05 řídicího registru, volba režimu je provedena nastavením obsahu bloku 05 řídicího registru prostřednictvím vstupní datové sběrnice 21.The mode of operation of the parallel data path is determined by control signals derived from the individual orders of control register block 05, the mode selection being made by adjusting the contents of control register block 05 via the input data bus 21.

Data přenášená mezi vnějším zařízením a blokem 07 vyrovnávací paměti jsou synchronizována a postupně pamatována v bloku 11 spojeni, tímto způsobem je možné tuto informaci přenést z obvodů paralelní datové cesty do ostatních obvodů řídicího modulu.The data transmitted between the external device and the buffer block 07 are synchronized and sequentially stored in the connection block 11, in this way it is possible to transfer this information from the parallel data path circuits to the other circuits of the control module.

Stav, respektive obsah obvodů jednotlivých bloků paralelní datové cesty lze přenést do ostatních obvodů řídicího modulu prostřednictvím výstupní datové sběrnice 20.The state or circuit contents of individual blocks of the parallel data path can be transferred to the other circuits of the control module via the output data bus 20.

Claims

A parallel data path connection characterized in that the first input wire (30) is connected to the first input of the disk transfer controller block (01), the second output wire (31) is connected to the first output of the disk transfer controller block (01), 01) the disk transfer controller is connected by a third wire (32) to the first input of the disk counter (09) and to the first input of the link block (11), the third output of the disk transfer controller block (01) is connected by the fourth wire (33) to the third input a transfer control block (10), a fourth output of the disk transfer controller block (01) being coupled by the fifth wire (34) to the first input of the comparing circuit block (06); the second input of the comparison circuit block (06) and the fourth input of the buffer block (07), the sixth output of the disk transfer controller block (01) is connected by the seventh wire (36) to the second input of the block (03) here, the first input of the main memory transfer controller block (02) is connected by the eighth wire (41) to the second input of the transfer control block (10), the second output of the main memory transfer controller block (02) is connected by the ninth wire (42) to the first block input (04) transmission counters, with a second input of the main memory address block (08) and a third input of the buffer block (07), the first output of the countdown block (03) being coupled by the tenth output wire (38) to the third input of the controller block (01) disk transfer, eleventh, output wire (43) is connected to the first output of the transfer counter block (04), twelfth, output wire (44) is connected to the second output of the transfer counter block (04), thirteenth, output wire (45) is connected to the third output of the transmission counter block (04), the fourth output of the transmission counter block (04) is connected by a fourteenth wire (46) to the first input of the main memory address block (08), the fifth output of the counter block (04) The first output of the control register block (05) is connected by the 16th conductor (48) to the second input of the link block (11), the second output of the block (05). the control register is connected by the seventeenth wire (49) to the fourth input of the transfer control block (10), the third output of the control register block (05) is connected by the eighteenth wire (50) to the seventh input of the buffer block (07); the control register is connected by the nineteenth wire (51) to the sixth input of the buffer block (07), the fifth output of the control register block (05) is connected by the twenty conductor (52) to the fifth input of the buffer block (07); (53) is coupled to the first output of the comparison circuit block (06), the twenty-second output wire (54) is coupled to the second output of the comparison circuit block (06), the output of the buffer block (07) is connected by the twenty-third wire (56) to the fifth, input of the transmission control block (10), the second output of the buffer block (07) is connected by the twenty-fourth wire (57) to the sixth input of the control block (10) the third output of the buffer block (07) is connected by the twenty-fifth wire (58) to the seventh input of the transmission control block (10), the first output of the main memory address block (08) is connected by the twenty-sixth wire (55) to the eighth block input ( 07) a buffer, the second output of the main memory addressing block (08) is connected by the twenty-seventh wire (39) to the first input of the block (02) of the main memory transfer controller, the twenty-eighth output wire (59) is connected to the third output of the block (08) ) the main memory addressing, the twenty-ninth, output wire (60) is connected to the fourth output of the main memory addressing block (08), the thirtieth, output wire (61) is connected to the the thirty output of the main memory address block (08), the sixth output of the main memory address block (08) is connected by the thirty-first wire (63) to the eighth input of the transfer control block (10), the thirty-second input wire (62) connected to the third input the main memory addressing block (thirty-third), the output wire (64) is connected to the first output of the disk data counter block (09), the first output of the transfer control block (10) being connected to the second input of the block (10); 07) a buffer and with a second input of the main memory controller transfer block (02), the second output of the transfer control block (10) being coupled by a thirty-fifth wire (37) to the first buffer block input (07) and the second input of the transfer controller block (01) the thirty-sixth output wire (67) is connected to the third output of the transmission control block (10), the thirty-seventh output wire (68) is connected to the fourth output of the block (10). Transmission control, thirty-eight, input wire (65) is connected to the ninth input of the transmission control block (10), thirty-ninth, input wire (66) is connected to the tenth input of the transmission control block (10), fortieth, output wire (70) is connected to a first output of the link block (11), the forty-first output wire (71) is connected to a second output of the link block (11), the forty-second, input wire (69) is connected to the third input of the link block (11), output the data bus (20) is connected to the first group of outputs of the transfer counter block (04), to the first group of outputs of the control register block (05), to the first group of outputs of the buffer block (07), memory, to the first group of outputs of the disk data block (09) and to the first group of outputs of the connection block (11), the input data bus (21) is connected to the first group of inputs of the counting block (03) , to the first input group of the transmission counter block (04), to the first input group of the control register block (05), to the first input group of the buffer block (07), to the first input group of the main memory address block (08), block (09) counters the data disk input bus (22) data from the _main memory e connected to the second group of inputs of the block (07) of the buffer memory output bus (23) data into the main memory is connected to a second group of outputs of the blocks (07) the buffer, the output data bus (24) of the write data is connected to a third group of outputs of the buffer block (07), to a second group of inputs of the comparison circuit block (06) and to a second group of inputs of the link block (11) read input bus (25) data is connected to the third input group of the buffer block (07), to the first input group of the comparison circuit block (06) and to the first input group of the block (11) The step address bus (26) is connected to the first group of outputs of the main memory addressing block (08).