CS216015B1 - Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel - Google Patents
Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel Download PDFInfo
- Publication number
- CS216015B1 CS216015B1 CS750980A CS750980A CS216015B1 CS 216015 B1 CS216015 B1 CS 216015B1 CS 750980 A CS750980 A CS 750980A CS 750980 A CS750980 A CS 750980A CS 216015 B1 CS216015 B1 CS 216015B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- block
- output
- wires
- bus
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Tento vynález se týká oboru výpočetní techniky a řeěí problém připojování přídavných zařízení ke kanálu počítačů JSEP, pokud jsou tato vybavena mikropočítačem nebo minipočítačem se společnou sběrnicí. Podstata vynálezu spočívá v zapojení bloků adaptéru, který převádí signály interface kanálu počítačů JSEP (nebo IBM 360 a 370) do signálů společné sběrnice mikropočítače nebo minipočítače a opačně, čímž je umožněna komunikace mezi těmito počítači. Komunikace mezi oběms počítači je řízena pomocí dvou řídících registrů, zatímco data jsou předávána pomocí dvou datových registrů. Tato komunikace může probíhat ve dvou režimech, a to buá v přeruěováném režimu procesoru na společné sběrnici a nebo v režimu přímého přístupu do paměti na společné sběrnici. Zapojení je zejména vhodné pro připojeni grafických přídavných zařízení, pokud jsou tato vybavena mikropočítačem nebo minipočítačem se společnou sběrnicí jako programovým řadičem. Rovněž je lze použít pro přímé spojení mikropočítače nebo minipočítače se společnou sběrnicí s počítačem JSEP nebo IBM 36C i 370.This invention relates to the field of computer technology and solves the problem of connecting additional devices to the channel of JSEP computers, if these are equipped with a microcomputer or a minicomputer with a common bus. The essence of the invention lies in the connection of adapter blocks that convert the signals of the interface channel of JSEP computers (or IBM 360 and 370) into the signals of the common bus of the microcomputer or minicomputer and vice versa, thereby enabling communication between these computers. Communication between the two computers is controlled by two control registers, while data is transferred by two data registers. This communication can take place in two modes, either in the interrupted mode of the processor on the common bus or in the direct memory access mode on the common bus. The connection is particularly suitable for connecting graphic additional devices, if these are equipped with a microcomputer or a minicomputer with a common bus as a program controller. They can also be used to directly connect a microcomputer or minicomputer with a common bus to a JSEP or IBM 36C or 370 computer.
Description
Vynález se týká zapojení adaptéru pro připojení mikropočítače nebo minipočítače se společnou sběrnicí, zejména pro řízení přídavných zařízení, ke kanálu počítačů jednotného systému (JSEP).The invention relates to the connection of an adapter for connecting a microcomputer or a microcomputer with a common bus, in particular for controlling additional devices, to a computer system channel (JSEP).
Dosud byla převážná většina přídavných zařízení připojena ke kanálu JSEP pomocí řídicích jednotek, jež byly tvořeny jednak částí univerzální, stejnou pro různá zařízení, a jednak částí speciální, která je jiná pro různá zařízení v závislosti na jejich funkčních vlastnostech a realizaci. V poslední době jsou různá přídavná zařízení stále častěji vybavovénasmikropočítači nebo minipočítači pro jejich řízení, tj. mikropočítač nebo minipočítač plní funkci programovatelného řadiče. Toto umožňuje, aby různá zařízení, vybavená stejným mikropočítačem, resp. minipočítačem,nebo vybavená některým z mikropočítačů nebo minipočítačů se stejnou, společnou sběrnicí, byla připojena ke kanálu JSEP pomocí stejných obvodů adaptéru pro připojení mikropočítače (resp. minipočítače) ke kanálu JSEP.So far, the vast majority of attachments have been connected to the JSEP channel by means of control units which consisted of a universal part, the same for different devices, and a special part, which is different for different devices depending on their functional characteristics and implementation. Recently, various attachments have increasingly been equipped with microcomputers or minicomputers to control them, i.e. the microcomputer or minicomputer functions as a programmable controller. This allows different devices equipped with the same microcomputer, respectively. A minicomputer, or equipped with one of the microcomputers or minicomputers with the same, common bus, was connected to the JSEP channel using the same adapter circuitry to connect the microcomputer (or minicomputer) to the JSEP channel.
Uvedený nedostatek dosavadního připojování přídavných zařízení, jestliže tato budou vybavena mikropočítačem nebo minipočítačem se společnou sběrnioí, odstraňuje zapojení adaptéru podle vynálezu, jehož podstatou je, že do prvního vstupu bloku druhého řídicího registru je zapojen první výstup bloku standardního styku s kanálem, jehož druhý výstup je zapojen do do druhého vstupu bloku druhého řídicího registru, jehož třet-ího vstupu je zapojen třetí výstup bloku standardního styku s kanálem, jehož čtvrtý výstup je zapojen do čvrtého vstupu bloku druhého řídicího registru, do jehož pátého vstupu je zapojen pátý výstup bloku standardního styku s kanálem, z jehož šestého výstupu je zapojeno 8 vodičů jednak do prvního vstupu bloku prvních hradel a jednak do prvního vstupu a druhého vstupu bloku výstupního datového registru přičemž do druhého vstupu bloku prvních hradel je zapojen devátý výstup bloku standardního styku s kanálem, který je také zapojen do třetího vstupu bloku prvního řídicího registru, zatímco z výstupu bloku prvních hradel je zapojeno 8 vodičů do devátého vstupu bloku druhého řídicího registru, do jehož vstupu je zapojen první výstup bloku registrů pro přímý pýíétup do paměti, jehož druhý výstup je zapojen do sedmého vstupu bloku druhého řídicího registru, do jehož osmého vstupu je zapojen první výstup klopného obvodu, do jehoř prvního vstupu a také do čtvrtého vstupu bloku prvního řídicího registru je zapojen desátý výstup bloku standardního styku s kanálem, zatímco do druhého vstupu klopného obvodu a do prvního vstupu prvního hradlovacího obvodu je zapojen třetí výstup bloku prvního řídicího registru, přičemž druhý výstup klopného obvodu je zapojen do druhého vstupu druhého hradlovacího obvodu, do jehož prvního vstupu je zapojen výstup prvního hradlovacího obvodu a výstup druhého hradlovacího obvodu je zapojen jednak do osmého vstupu bloku standardního styku s kanálem a jednak do druhého vstupu bloku druhých hradel, zatímco sedmý výstup bloku standardního styku s kanálem je zapojen do třetího vstupu bloku výstupního datového registru, do jehož čvrtého vstupu je zapojen osmý výstup bloku standardního styku s kanálem, jehož jedenáctý výstup je zapojen do pátého vstupu bloku prvního řídicího registru, do jehož prvního vstupu je zapojen výstup prvního součtového obvodu, do jehož čvrtého vstupu je zapojen sedmý vodič ze šestnácti vodičů které jsou všechny z výstupu bloku druhého řídicího registru zapojeny do'prvního vstupu bloku prvních budičů sběrnice, přičemž první vodič z těchto šestnácti vodičů je zapojen také do prvního vstupu druhého součtového obvodu, do jehož druhého vstupu je zapojen druhý vodič těchto šestnácti vodičů, třetí vodič těchto šestnácti vodičů je také zapojen do třetíhoThis lack of prior attachment of additional devices, if equipped with a microcomputer or mini-computer with a common bus, eliminates the wiring of the adapter according to the invention, which is based on the first output of the standard channel contact block whose second output is connected to the second input of the second control register block, the third input of which is the third output of the standard channel contact block, the fourth output of which is connected to the fourth input of the second control register block, of which the fifth output of the standard contact block is connected channel from whose sixth output is connected 8 wires both to the first input of the first gate block and second to the first input and second input of the output data register block, the second input of the first gate block is connected to the ninth output of block 100 ndardal contact with a channel that is also connected to the third input of the first control register block, while 8 wires are connected from the first gate block output to the ninth input of the second control register block, the input of which is the first register block output for direct memory access; whose second output is connected to the seventh input of the second control register block, the eighth input of which is the first output of the flip-flop, to its first input and also to the fourth input of the first control register block is the tenth output of the standard channel contact block; a flip-flop input and a first output of the first control register block are connected to the first input of the first gating circuit, a second flip-flop output is connected to the second input of the second gating circuit, the first input of which is the output of the first gating circuit and the output of the second the gating circuit is connected to the 8th input of the standard channel contact block and to the second input of the second gate block, while the 7th output of the channel contact block is connected to the third input of the output data register block. a channel whose eleventh output is connected to the fifth input of the first control register block, the first input of which is the output of the first summation circuit, the fourth input of which is the seventh conductor of the sixteen wires. the first input of the first bus drivers block, wherein the first conductor of the sixteen conductors is also connected to the first input of the second summation circuit, to the second input of which the second conductor of the sixteen conductors is connected, and connected to the third
216 015 vstupu druhého součtového obvodu, do jehož čvrtého vstupu je zapojen čtvrtý vodič těchto šestnácti vodičů a pátý vodič těchto šestnácti vodičů je také zapojen do prvního vstupu prvního součtového obvodu, do jehož druhého vstupu je zapojen šestý vodič z těchto šestnácti vodičů a sedmý vodič těchto šestnácti vodičů je zapojen do třetího vstupu prvního součtového obvodu, zatímco výstup druhého součtového obvodu je zapojen do druhého vstupu bloku prvního řídicího registru, do jehož šestého vstupu a do druhého vstupu prvního hradlovacího obvodu je zapojen oamý výstup bloku dekodéru adres registrů, jehož šestý výstup je zapojen jednak do druhého vstupu bloku prvních budičů sběrnice, dále je zapojen do osmého vstupu bloku prvního řídicího registru a déle je zapojen šestý výstup bloku dekodérů adres registrů do desátého vstupu bloku druhého řídicího registru a konečně je zapojen do třetího vstupu klopného obvodu, zatímco do devátého vstupu bloku prvního řídicího registru a do pátého vstupu bloku standardního styku s kanálem je zapojen výstup bloku žádosti o data, do jehož prvního vstupu a do druhého vstupu bloku výstupníhodatového registru je zapojen výstup třetího součtového obvodu, do jehož prvního vstupu je zapojen devátý výstup bloku dekodéru adres registrů, jehož pátý výstup je zapojen do druhého vstupu čvrtého součtového obvodu, do jehož prvního vstupu je zapojen devátý výstup bloku řízení přímého přístupu do paměti, jehož osmý výstup je zapojen do druhého vstupu třetího součtového obvodu, přičemž do druhého vstupu bloku žádosti o data a do druhého vstupu bloku třetích budičů sběrnice je zapojen výstup čtvrtého součtového obvodu, zatímco do druhého vstupu bloku druhýoh budičů sběrnice je zapojen osmý výstup bloku dekodéru adres registrů, jehož čtvrtý výstup je zapojen do třetího vstupu bloku registrů pro přímý přístup do paměti, do jehož druhého vstupu je zapojen třetí výstup bloku dekodéru adřes registrů, jehož druhý výstup je zapojen do prvního vstupu bloku čtvrtých budičů sběrnice, zatímco do prvního vstupu bloku pátých budičů sběrnice je zapojen desátý výstup bloku řízení přímého přístupu do paměti, jehož jedenáctý výstup je zapojen do prvního vstupu bloku registrů pro přímý přístup do paměti, přičemž první výstup bloku prvního řídicího registru je zapojen do šestého vstupu bloku standardního styku s kanálem, do jehož sedmého vstupu je zapojen druhý výstup bloku prvního řídicího registru, jehož čvrtý výstup je zapojen jednak do druhého vstupu třetího hradlovacího obvodu a jednak do prvního vstupu invertoru, jehož výstup je zapojen do druhého vstupu čtvrtého hradlovacího obvodu, jehož výstup je zapojen do prvního vstupu bloku řízení přímého přístupu do paměti, zatímco pátý výstup bloku prvního řídicího registru je zapojen do pátého vstupu bloku žádosti o přerušení procesoru, do jehož prvního vstupu je zapojen výstup třetího hradlovacího obvodu, do jehož prvního vstupu a taká do prvního vstupu čtvrtého hradlovacího obvodu je zapojen první vodič z m vodičů, Které jsou všechny zapojeny ze sedmého výstupu bloku prvního řídicího registru do prvního vstupu bloku druhých budičů sběrnice, přičemž druhý vodič z ‘těchto m vodičů je také zapojen do druhého vstupu bloku žádosti o přerušení procesoru, do jehož třetího vstupu je zapojen třetí vodič z těchto m vodičů, z nichž čtvrtý vodič je také zapojen do čtvrtého vstupu bloku žádosti o přerušení procesoru, zatímco šestý výstup bloku prvního řídicího registru je zapojen do čtvrtého vstupu bloku standardního styku s kanálem, jehož dvanáctý výstup je zapojen do druhého vstupu bloku multiplexorů, do jehož třetího vstupu je zapojen třináctý výstup bloku standardmího styku s kanálem, do jehož prvního vstupu je zapojeno 8 vodičů z prvního výstupu bloku druhých hradel, z jehož druhého výstupu je za3216 015 of the second summation circuit, the fourth input of which is connected to the fourth conductor of the sixteen conductors and the fifth conductor of the sixteen conductors is also connected to the first input of the first summation circuit, to the second input of which is the sixth conductor of the sixteen conductors sixteen wires are connected to the third input of the first summation circuit, while the output of the second summation circuit is connected to the second input of the first control register block, to which the sixth input and the second input of the first gating circuit connected to the second input of the first fieldbus driver block, connected to the eighth input of the first control register block, and the sixth output of the register address decoder block to the tenth input of the second control register block, and finally to the third The input of the data request block is connected to the ninth input of the first control register block and the fifth input of the standard channel contact block to the first input and the second input of the output register block to the output of the third sum circuit. the first input is connected to the ninth output of the register address decoder block, the fifth output of which is connected to the second input of the fourth summation circuit, the first input of which is the ninth output of the DMA block, the eighth output of which is connected to the second input of the third summation circuit; wherein a second summation circuit output is connected to a second input of the data request block and a second input of the third bus drivers block, while a second output of the register address decoder block whose fourth output is connected to the second input of the second bus drivers block the third input of the direct access memory register block, the second input of which is the third output of the decoder block and the register registers, the second output of which is connected to the first input of the fourth bus driver block, direct memory access control, the eleventh output of which is connected to the first input of the direct access register block, wherein the first output of the first control register block is connected to the sixth input of the standard channel contact block, the seventh input of which is the second output of the first block control register whose fourth output is connected to the second input of the third gating circuit and to the first input of the inverter whose output is connected to the second input of the fourth gating circuit, whose output is connected to the first input of the direct control block the first control register block is connected to the fifth input of the processor interrupt request block, the first input of which is the output of the third gating circuit, the first input of which is connected to the first input of the fourth gating circuit, the first conductor is all of which are connected from the seventh output of the first control register block to the first input of the second bus drivers block, the second conductor of these conductors also being connected to the second input of the processor interrupt request block, the third input of which is the third conductor of these wires, of which the fourth conductor is also connected to the fourth input of the processor interrupt request block, while the sixth output of the first control register block is connected to the fourth input of the standard channel contact block, the twelfth output of which is connected to the second input of the multipl to the third input is connected the thirteenth output of the block of standard contact with the channel, to whose first input is connected 8 wires from the first output of the block of second gates, from the second output
21,6 015 pojeno 8 vodičů do druhého vstupu bloku standardního styku s kanálem, do jehož třetího vstupu je zapojeno 8 vodičů z výstupu bloku multiplexorů, do jehož prvního vstupu a také do prvního vstupu bloku druhých hradel je zapojeno 16 vodičů z kýstapu bloku vátupního datového registru, do jehož prvního vstupu je zapojeno 16 vodičů společné datové sběrnice (D) ze společné sběrnice mikropočítače (resp. minipočítače), které jsou také zapojeny do čtvrtého vstupu bloku registrů pro přímý přístup do paměti, z jehož čtvrtého výstupu je zapojeno 16 vodičů do druhého vstupu bloku čtvrtých budičů sběrnice, z jehož výstupu je zapojeno 16 vodičů do společné datové sběrnice, z níž n vodičů je zapojeno do sedmého .vstupu bloku prvního řídicího registru, zatímco z výstupu bloku druhých budičů sběrnice je zapojeno m Vodičů do společné datové sběrnice, do níž je také zapojeno 16 vodičů z výstupu bloku prvních budičů sběrnice a 16 vodičů z výstupu bloku třetích budičů sběrnice, do jehož prvního vstupu je zapojeno 16 vodičů z výstupu bloku výstupního datového registru, přičemž 18 vodičů společné adresové sběrnice ze společné sběrnice je zapojeno do prvního vstupu bloku dekodéru adres registrů a do této společné adresové sběrnice je zase zapojeno 18 vodičů z Výstupu bloku pátých budičů sběrnice,.do ^jehož druhého vstupu je zapojeno 18 vodičů ze třetího výstupu bloku registrů pro přímý přístup do paměti, do jehož pátého vstupu je zapojen osmý výstup bloku prvního řídicího registrů', jehož devátý výstup je zapojen do Šestého vstupu bloku registrů pro přímý přístup do paměti, zábímco pátý výstup bloku žádosti o přerušení procesoru je zapojen do prvního vodiče společné sběrnice, jejíž druhý vodič je zapojen do šestého vstupu bloku žádosti o přerušení procesoru, jehož čtvrtý výstup je zapojen do třetího vodiče společné sběrnice, do jejíhož čtvrtého.vodiče je zapojen jednak třetí výstup bloku žádosti o přerušení procesoru a jednak třetí výstup bloku řízení přímého přístupu do paměti, do jehož druhého vstupu je zapojen pátý vodič společné sběrnice, do jejíhož šestého vodiče je zapojen třetí výstup bloku řízení přímého přístupu do paměti, jehož . *čtvrtý výstup je zapojen do sedmého vodiče společné sběrnice, do jejíhož osmého vodiče je zapojen jednak první výstup bloku řízení přímého přístupu do paměti a jednak druhý yýstup bloku žádosti o přerušení procesoru, jehož první výátup je zapojen do devátého vodiče spo-r léčné sběrnice, jejíž desátý vodič je zapojen jednak do třetího vstupu bloku řízení přímého přístupu do paměti, dále do sedmého vstupu bloku Žádosti o přerušení procesoru a konečně do třetího vstupu prvního hradlovacího obvodu, přičemž do téhož desátého vodiče společné sběrnice je zapojen první výstup bloku dekodéru adres registrů, do jehož druhého vstupu je zapojen jedenáctý vodič společné sběrnice a do téhož jedenáctého vodiče společné sběrnice je zapojen pátý výstup bloku řízení přímého přístupu do paměti, jehož šestý výstup je zapojen do dvanáctého vodiče společné sběrnice a tento dvanáctý vodič společné sběrnice je zapojen do třetího’ vstupu bloku dekodéru adres registrů, do jehož čtvrtého «stupu je zapojen třináctý vodič společné sběrnice a do téhož třináctého vodiče společné sběrnice je zapojen sedmý výstup bloku řízení přímého přístupů do paměti, zatímco do devátého vstupu bloku standardního styku s kanálem je zapojeno 8 vodičů významových a 1 vodič paritní výstupní informační sběrnice z interface kanálu JSEPVéze čtrnáctého výstupu bloku standardního styku s kanálem je do in- / terface kanálu JSEP zapojeno 8 vodičů významových a 1 vodič paritních vstupních informační sběrnice, přičemž do desátého vstupu bloku standardního styku s kanálem jsou zapojeny výstupní identifikační a řídicí výběrové vodiče z interface kanálu JSEP a z patnáctého výstupu21,6 015 connected 8 wires to the second input of the standard channel contact block, to whose third input 8 wires from the output of the multiplexer block are connected, to whose first input and also to the first input of the second gate block are 16 wires from the input data block register, whose first input connects 16 wires of common data bus (D) from common microcomputer (or minicomputer) bus, which are also connected to the fourth input of register block for direct memory access, from whose fourth output 16 wires are connected to the second input of the fourth bus driver block, of which 16 wires are connected to a common data bus, of which n wires are connected to the seventh input of the first control register block, while the second wires of the second bus driver block are connected to m 16 wires from the block output are also connected the first bus drivers and 16 wires from the output of the third bus driver block, to whose first input 16 wires from the output of the output data block block are connected, with 18 common address bus wires from the common bus connected to the first input of the register address decoder block 18 wires from the output of the fifth bus driver block are connected to the address bus, and 18 wires from the third output of the direct access register block are connected to the second input, the fifth output of which is the eighth output of the first control register block. the ninth output is connected to the Sixth Input of the Direct Access Memory Register block, while the fifth output of the processor interrupt request block is connected to the first common bus conductor whose second conductor is connected to the sixth processor interrupt request block input whose fourth output the output is connected to a third common bus conductor, to which the fourth conductor is connected both the third output of the processor interrupt request block and the third output of the direct memory access control block, the second input of which is the fifth common bus conductor, the sixth conductor the third output of the direct memory access control block of which. * the fourth output is connected to the seventh common bus conductor, the eighth conductor of which connects the first output of the DMA block and the second output of the processor interrupt request block, whose first output is connected to the ninth common bus conductor; the tenth conductor of which is connected to the third input of the DMA block, to the seventh input of the CPU interruption block, and finally to the third input of the first gating circuit, with the first output of the register address decoder block connected to the same tenth common bus wire; the second input of which is the eleventh common bus wire and the same eleventh common bus wire is the fifth output of the DMA block, the sixth output of which is connected to the twelfth common bus wire and the twelfth the common bus is connected to the third input of the register address decoder block, to which the thirteenth common bus wire is connected to the fourth stage and the seventh direct access control block output is connected to the same thirteenth common bus wire, 8 semiconductor semiconductor wires and 1 parity output information bus wire from JSEP interface are connected to the channel. 8 semiconductor semiconductor input wires and 1 parity input information wires are connected to the JSEP in- / terface channel 14th output of the standard channel contact block. In the standard channel contact, the output identification and control selection wires from the JSEP channel interface and the fifteenth output are connected
216 oíS bloku standardního styku s kanálem jsou do interface kanálu JSEP zapojeny vstupní identifikační a řídicí výběrové vodiče z interface kanálu JSEP.216 of the standard channel contact block, input identification and control selection wires from the JSEP channel interface are connected to the JSEP interface.
Výhodou zapojení podle vynálezu je, že. je lze použít pro různá přídavná zařízení, která mají být připojena ať už k selektrorovému nebo multiplexnímu kanálu JSEP a používají bučí mikropočítače, nebo minipočítače se společnou sběrnicí jako programovatelného řadiče.An advantage of the circuitry according to the invention is that. they can be used for various auxiliary devices to be connected to either the JSEP selector or multiplex channel using either microcomputers or common bus minicomputers as a programmable controller.
Další výhodou zapojení podle vynálezu je to, že umožňuje dva režimy přenosu dat meži kanálem JSEP a mikropočítačem nebo minipočítačem, a to bučí v režimu přerušování programu procesoru, nebo v režimu přímého přístupu do paměti na společné sběrnici bez přerušování programu procesoru. Výhodou zapojení podle yynélezu je také to, že umožňuje přímé spojení dvou počítačů, t.j. počítače JSEP s mikropočítačem nebo minipočítačem se společnou sběrnicí, i když tyto budou plnit jinou funkci, než je funkce programovatelného řadiče přídavných zařízení počítačů JSEP.Another advantage of the present invention is that it allows two modes of data transmission between the JSEP channel and a microcomputer or minicomputer, either in the processor program interrupt mode or in the direct memory access mode on the common bus without interrupting the processor program. The advantage of the yynnesis connection is also that it allows two computers, i.e. a JSEP computer with a microcomputer or a mini-computer with a common bus, to be connected directly, even though they will perform a function other than that of the JSEP computer programmable controller.
Zapojení řídicí jednotky podle předkládaného vynálezu je znázorněno na výkresu.The wiring of the control unit according to the present invention is shown in the drawing.
Blok 1 standardního styku s kanálem zajišťuje připojení do celé jednotky k interface II kanálu JSEP, t.j. do jeho devátého vstupu 1021 je zapojeno 9 vodičů výstupní informační sběrnice BUSO a do jeho desátého vstupu 1023 jsou zapojeny výstupní identifikační a řídicí výběrové vodiče TÁGO , zatímco 9 vodičů vstupvní informační sběrnice BUŠI je zapojeno do čtvrtého výstupu 1022 tohoto bloku 1 a do patnáctého výstupu 1024 tohoto bloku 1 jsou zapojeny vstupní identifikační a řídicí výběrové vodiče TAGI interface II kanálu JSEP. První, druhý, třetí, čtvrtý a pátý výstup, t.j. 1008, 1009. 1010, 1011 a 1012 bloku 1 standardního styku s kanálem jsou v tomto pořadí zapojeny do prvního, druhého, třetího, čtvrtého a pátého vstupu, 20, 21, 22, 23 a 24 bloku 2 druhého řídicího registru, kam se 'zaznamenávají unitární informace a povely z bloku 1 standardního styku s kanálem, t.j. informace o chybné paritě na sběrnici BUSO. ioformace o stavu OFF-LINÉ řídicí jednotky, informace o konci dat z kanálu, povel k odpojení celé jednotky od kanálu JSEP a povel k nulování jednotky, ať už selektivnímu nebo systémovému. Přes devátý výstup 28 bloku 2 druhého řídicího registru se do tohoto bloku 2 zaznamenává kód příkazu ze sběrnice BUSO kanálu JSEP a to ze šestého výstupu 1013 bloku 1 standardního styku s kanálem přes první vstup 200 a výstup 202 bloku 20 prvních hradel a to na povel převzetí příkazu z devátého výstupu 1016 bloku 1 standardního styku s kanálem, který je zapojen jednak do druhého vstupu 201 bloku prvních hradel 20 a jednak do třetího vstupu 502 bloku 2. prvního řídicího registru, do něhož se tento povel zaznamenává. Blok 8 registrů pro přímý přístup do paměti obsahuje dva registry. Je to jednak registr délky bloku dat, přičemž každý blok dat je přenesen mezi kanálem JSEP a pamětí mikropočítače, resp. minipočítače, na jedeň povel z procesoru těchto počítačů, a to k zahájení přenosu dat a tento povel se jeví na šestém výstupu 514 bloku 5 přvního řídicího registru a tento výstup 514 tohoto bloku 2 je zapojen do čtvrtého vstupu 1003 bloku 1 standardního styku s kanálem. Druhým registrem bloku 8 registrů pro přímý přístup do paměti je registr adres paměti, což je čítač s přednastavením počáteční adresy pře čtvrtý vstup 84 bloku 8 registrů pro přímý přístup do paměti a to v okamžiku signálu na druhém vstupu 82 tohoto bloku 8, do něhož je zapojen třetí výstup 116 bloku 11 dekodéru adres registrů. Také registr délky bloku je přednastavitelný čítač a to také přes čtvrtý vstup 84 bloku 8 registrů pro přímý přístup do paměti, ale v okamžiku signálu na třetím vstupu 83 tohoto bloku 8, do něhož je zapojen čtvrtý výstup 117 bloku 11Block 1 of the standard channel contact provides connection to the entire unit to the JSEP channel II interface, ie its 9th input 1021 has 9 BUSO output wires connected and its 10th input 1023 has TAGO output identification and control selection wires while 9 wires the input information bus BUŠI is connected to the fourth output 1022 of this block 1 and to the fifteenth output 1024 of this block 1 the input identification and control selection wires of the TAGI interface II of the JSEP channel are connected. The first, second, third, fourth and fifth outputs, i.e., 1008, 1009, 1010, 1011 and 1012 of the channel-1 block 1 are respectively connected to the first, second, third, fourth and fifth inputs, 20, 21, 22, 23 and 24 of block 2 of the second control register, where unitary information and commands from block 1 of the standard channel contact, i.e., error parity information on BUSO, are recorded. OFF-LINE status information of the control unit, information about the end of data from the channel, command to disconnect the whole unit from the JSEP channel, and command to reset the unit, either selective or system. Through the ninth output 28 of block 2 of the second control register, the command code from the BUSEP JSO channel is written to block 2 from the sixth output 1013 of the channel 1 through the first input 200 and the output 202 of the first gate block 20 on command a command from the ninth output 1016 of the standard contact block 1 which is connected both to the second input 201 of the first gate block 20 and to the third input 502 of the first control register block 2 into which this command is recorded. Block 8 of registers for direct memory access contains two registers. It is the register of the length of the data block, where each data block is transferred between the JSEP channel and the microcomputer memory, respectively. minicomputers, to a command from the processor of these computers to initiate data transmission, this command appears at the sixth output 514 of the first control register block 5 and this output 514 of this block 2 is connected to the fourth input 1003 of the standard channel contact 1. The second register of the block 8 of the direct access registers is the address register of the memory, which is a counter with a preset start address before the fourth input 84 of the block 8 of the direct access registers. the third output 116 of the register address decoder block 11 is connected. Also, the block length register is a preset counter, also via the fourth input 84 of the block 8 of the direct memory access registers, but at the time of the signal at the third input 83 of this block 8 to which the fourth output 117 of the block 11 is connected.
216 015 dekodéru adres registrů. Registr délky bloku zmenšuje svůj obsah od přednastavené hodnoty a registr adres paměti zase zvětšuje svůh obsah od přednastavené hodnoty a to v době signálu, jenž se jeví na prvním vstupu 81 bloku 8 registrů pro přímý přístup do paměti, do něhož je zapojen jedenáctý výstup 613 bloku 6 řízení přímého přístupu do paměti. Ukončení přenodu jednoho bloku dat je indikováno nulovým obsahem registru délky bloku a tento stav je zaznamenán do bloku 2 druhého řídicího registru, do jehož šestého vstupu 25 je zapojen první výstup 85 bloku 8 registrů pro přímý přístup do paměti. Pokud by došlo k přetečení registru adres, byl by tento stav zaznamenán také do bloku 2 druhého řídicího registru, ale přes jeho sedmý vstup 26, do něhož je zapojen druhý výstup 86 bloku 8 registrů pro přímý přístup do paměti. Do bloku 2 druhého řídicího registru se jeětě zaznamenává informace o tom, že došlo k potlačení, a tím i nfepřevzetí signálu žádosti o předáni stavové informace z mikropočítače, resp. minipočítače, který se jeví na třetím výstupu 511 bloku 2 prvního řídicího registru, a to proto, že došlo k této žádosti v době, kdy byl blok 1 standardního styku s kanálem obsazen. Obsazení bloku 1 standardního styku s kanálem je indikováno signálem na jeho desátém výstupu 1017. který je jednak zapojen do čtvrtého vstupu 503 bloku 2 prvního řídicího registru a jednak je zapojen do prvního vstupu 210 klopného obvodu 21, do ijěhož druhého vstupu 211 a do prvního vstupu 230 prvního hradlovacího obvodu je zapojen třetí výstup 511 bloku 5 prvního řídicího registru. Informace o nepřevzetí signálu žádosti o předání stavové informace z mikropočítače (resp. minipočítače) vzniká ha prvním výstupu 213 klopného obvodu 21, jenž je zapojen do osmého vstupu 27 bloku 2 druhého řídicího registru. První vstup 210 klopného obvodu 21 je jeho D-vstupem a druhý vstup 211 téhož obvodu je jeho hodinovým vstupem. Druhý výstup 214 klopného obvodu 21. který je jeho konfunkčním výstupem, je zapojen do druhého vstupu 221 druhého hradlovacího obvodu 22, do jehož prvního vstupu 220 je zapojen výstup 233 prvního hradlovacího obvodu 23. do jehož druhého vstupu 231 a zároveň šestého (nahrávacího) vstupu 505 bloku 2 prvního řídicího registru je zapojen osmý výstup 1111 bloku 11 dekodéru adres registrů a do třetího vstupu 232 prvního hradlovacího obvodu 23 je zapojen desátý vodič SSYN společné sběrnice Signál na výstupu 233 prvního hradlovacího obvodu 23 je zpožděný oproti signálu na prvním vetupu 230 téhož obvodu 23 a pokud je průchozí druhý hradlovací obvod 22 projde signál žádosti o předání stavové informace i mikropočítače (resp. minipočítače) jednak do osmého vstupu 1007 bloku 1 standardního styku s kanálem a jednak do druhého vstupu 151 bloku jj druhých hradel, jelikož je do obou těehte vstupů zapojen výstup 222 druhého hradlovaeího obvodu áž. Osm se šestnáctí vedlčů ns výstupu 2g bloku | druhého řídicíhe registru je zapojeno do vstupů dvou součtových obvodů a to tak, že první čtyři vodiče, t.j. 290. 291. 292 a 293 jsou v tomto pořadí zapojeny do prvního, druhého, třetího a čtvrtého vstupu, t.j.216 015 register address decoder. The block length register decreases its content from the preset value and the memory address register in turn increases the content from the preset value at the time of the signal that appears at the first input 81 of the block 8 of direct memory access registers. 6 direct memory access control. The completion of the transfer of one block of data is indicated by the zero content of the block length register and this state is recorded in block 2 of the second control register, to whose sixth input 25 the first output 85 of the block 8 of direct access memory is connected. If the address register overflows, this state would also be recorded in block 2 of the second control register, but through its seventh input 26, to which the second output 86 of the register 8 for direct memory access is connected. In block 2 of the second control register, the information that the suppression signal and thus the receipt of the status information request signal from the microcomputer and / or the microcomputer and / or the microcomputer request signal has been received is recorded. The minicomputer that appears at the third output 511 of block 2 of the first control register is because this request occurred when block 1 of the standard channel contact was occupied. The occupation of the channel 1 is indicated by a signal at its tenth output 1017 which is connected to the fourth input 503 of the first control register block 2 and is connected to the first input 210 of the flip-flop 21, the second input 211 and the first input. 230, a third output 511 of the first control register block 5 is connected. Information on the non-receipt of the status information request signal from the microcomputer (minicomputer) is generated at the first output 213 of the flip-flop 21 which is connected to the eighth input 27 of the second control register block 2. The first input 210 of the flip-flop 21 is its D-input and the second input 211 of the flip-flop is its clock input. The second output 214 of the flip-flop 21, which is its functional output, is connected to the second input 221 of the second gating circuit 22, to the first input 220 the output 233 of the first gating circuit 23 is connected to the second input 231 and the sixth (recording) input. 505 of block 2 of the first control register, the 8th output 1111 of the register address decoder block 1111 is connected, and the 10th common gate SSYN wire is connected to the third input 232 of the first gate circuit 23 The signal at output 233 of the first gate circuit 23 is delayed 23, and if the second gate circuit 22 is passed, the status request signal of both the microcomputer (or minicomputer) passes both to the eighth input 1007 of the channel 1 block 1 and to the second input 151 of the second gate block 1 as they inputs 222 output second h radlovaeího circuit áž. Eight with the sixteenth ns of the 2g block output | the second control register is connected to the inputs of the two summation circuits, so that the first four conductors, i.e. 290, 291. 292 and 293 are respectively connected to the first, second, third and fourth inputs, i.e.
40. 41. 42 a 43 druhého součtového obvodu 4 a druhé čtyři vodiče, t.j. 294. 295; 296 a 297 jsou v tomto pořadí zapojeny do prvního, druhého, třetího a čtvrtého vstupu, t.j. JO, 31. J2 a 33 prvního součtového obvodu J, jehož výstup 34. který je zapojen do prvního vstupu 500 blokuj prvního řídicího registru, nese součtovou chybovou informaci, a£ už je to v důsledku chyby parity výstupní sběrnice BUSO·. přetečení registru adres v bloku 8 registrů pro přímý přístup do paměti, přechodu řídicí jednotky do stavu OFF-LINE a nebo nepřevzetí signálu žádosti o předání stavové informace. Výstup 44 druhého součtového obvodu 4, který je zapojen do7druhého vstupu 501 bloku j prvního řídicího registru, nese součtovou informaci související40. 41. 42 and 43 of the second total circuit 4 and the second four conductors, i.e. 295, 295; 296 and 297 are respectively connected to the first, second, third and fourth inputs, i.e. JO, 31. J2 and 33 of the first sum circuit J whose output 34, which is connected to the first block 500 of the first control register, carries a sum error This is due to a parity error of the output BUSO ·. address register overflow in block 8 of registers for direct memory access, controller transition to OFF-LINE state, or failure to receive status information request signal. The output 44 of the second summing circuit 4, which is connected to 7 of the second input 501 of the block j of the first control register, carries the sum information related to
216 015216 015
S ukončením operace přenosu dat na kanálu JSEP, a£ už je to inofmrace o konci dat z kanálu nebo povel k odpojení hebo nulování, nebo nese informaci související s ukončením přenosu jednoho bloku dat v režimu přímého přístupu do paměti. Do pátého vstupu 504 bloku 5 prvního řídicího registru je zapojen jedenáctý výstup 1018 bloku 1 standardního styku s kanálem, na němž vzniká povelový signál k převzetí jednoho slova, t.j. dvou bitů, dat z bloku 9 výstupního datového registru do mlkropočátáňěc(resp. minipočítače), a nebo k nahrání jednoho slova dat z mikropočítače (resp. minipočítače) do bloku 10 vstupního datového registru. Informace o směru přenosu dat je dána signály na prvním a druhém výstupu t.j. 509 a 510 bloku j) prvního řídicího registru, které jsou zapojeny do Šestého a sedmého vstupu, t.j.With the termination of the data transfer operation on the JSEP channel, whether it is an end-of-channel information from the channel or a command to disconnect or reset, or carries information related to the termination of the transmission of one block of data in DMA mode. The fifth input 504 of block 1 of the first control register is connected to the eleventh output 1018 of the channel 1 block, on which a command signal is received to transmit one word, ie two bits, data from block 9 of the output data register to minicomputers. or to upload one word of data from the microcomputer (or minicomputer) to block 10 of the input data register. The data transfer direction information is given by the signals at the first and second outputs i.e. 509 and 510 of the first control register block j), which are connected to the sixth and seventh inputs, i.
1005 a 1006 bloku 1, standardního styku s kanálem. Na základě těchto informací tak vznikají v bloku £ standardního styku s kanálem povelové signály. Je to jednak signál na jeho osmém výstupu 1015. který je zapojen do čtvrtého vstupu 93 bloku 9 výstupního datového registru, jímž se zaznamená první bit dat ze šestého výstupu 1013 bloku 1 standardního styku s kanálem do bloku 9 výstupního datového registru, přes jeho první vstup 90. Druhý povelový signál vzniká na sedmém výstupu 1014 bloku 1 standardního styku s kanálem, který je zapojen do třetího vstupu 92 bloku £ výstupního datového registru, jímž se zaznamená druhý bit dat rovněž ze šestého výstupu 1013 bloku 1 standardního styku s kanálem do bloku 9 výstupního datového registru, ale přes jeho druhý vstup 91. Třetí povelový signál vzniká na dvanáctém výstupu 1019 bloku 1 standardního styku s kanálem, který je zapojen do druhého vstupu 161 bloku 16 multiplexorů, do jehož třetího vstupu 162 je zapojen třináctý výstup 1020 bloku 1 standardního styku s kanálem, na němž vzniká čtvrtý povelový signál. Třetí povelový signál má za následek přečtení prvního bitu dat z výstupu 102 bloku 10 výstupního datového registru přes první vstup 160 a výstup 163 bloku 16 multiplexorů do bloku 1 standardního styku s kanálem, přes jeho třetí vstup 3002. zatímco čtvrtý povelový signál má za následek přečtení druhého bitu dat z bloku 10 vstupního datového registru do bloku 1 standardního styku s kanálem stejnou cestou přes blok 16 multiplexorů. Do bloku 10 vstupního datového registru se kromě vlastních dat nahrává z mikropočítače (resp. minipočítače) i informace o stavu zařízení a informace o závadách. Obě informace o stavu i závadách se nahrávají do bloku 10 vstupního datového registru najednou, ale každá je přes zvláštní vstup přečtena do bloku 1 standardního styku s kanálem a to tak, Že jedna informace se přečte v jeho prvním vstup 1000. kam je zapojeno 8 vodičů z prvního výstupu 152 bloku 15 druhých hradel, z jehož druhého výstupu 153 je zapojeno 8 vodičů do druhého vstupu 1001 bloku 1 standardního styku s kanálem, v kterém se čte druhá informace. Do prvního vstupu 150 bloku 15 druhých hradel je zapojeno 16 vodičů z výstupu 102 bloku 10 vstupního datového registru. Logický stav signálu na třetím výstupu 512 bloku 5 prvního řídicího registru rozlišuje režim v přenosu dat mezi kanálem JSEP a mikropočítačem (resp. minipočítačem). Jeden logický stav tohoto signálu určuje režim přenosu dat při přerušování programu procesoru mikropočítače (resp. minipočítače),druhý logický stav signálu určuje režim přímého přístupu do paměti na společné sběrnici bez přerušování programu procesoru. Tento třetí výstup 512 bloku 5 prvního řídicího registru je zapojen jednak do druhého vstupu 191 třetího hr^dlovacího obvodu 19 a jednak do vstupu 180 investoru 18; jehož výstup 181 je zapojen do druhého vstupu 171 čtvrtého hradlovaoího obvodu 17. Blok 7 žádosti o přerušení procesoru přijímá signály žádostí o přerušení procesoru, které vznikají na vodi71005 and 1006 of Block 1, the standard channel contact. On the basis of this information, command signals are thus generated in the standard channel contact block 6. It is a signal on its eighth output 1015. which is connected to the fourth input 93 of the output register register block 9, which records the first bit of data from the sixth output of the standard channel contact block 1 into the output data register block 9 via its first input. 90. The second command signal is provided at the seventh output 1014 of the channel-1 block 1, which is connected to the third input 92 of the output data register block 8, which records the second data bit also from the sixth output 1013 of the channel 1 the third command signal is generated at the twelfth output 1019 of the standard contact block 1, which is connected to the second input 161 of the multiplexer block 16, to the third input 162 the thirteenth output 1020 of the standard block 1 is connected. contact with the channel on which the fourth command signal is generated. The third command signal results in the reading of the first bit of data from the output 102 of the output register 10 of the block 10 via the first input 160 and the output 163 of the multiplexer block 16 to the standard channel contact block 1 through its third input 3002. the second bit of data from block 10 of the input data register to block 1 of standard channel contact via the same path through block 16 of multiplexers. In addition to the actual data, the state of the device and fault information are also loaded from the microcomputer (or minicomputer) into block 10 of the input data register. Both status and fault information are loaded into block 10 of the input data register at the same time, but each is read through block 1 of the standard channel contact via a separate input, so that one information is read in its first input 1000 where 8 wires are connected. from the first output 152 of the second gate block 15, from the second output 153 of which 8 wires are connected to the second input 1001 of the standard contact block 1, in which the second information is read. 16 wires from output 102 of input data register block 10 are connected to the first input 150 of the second gate block 15. The logic state of the signal at the third output 512 of the first control register block 5 distinguishes the mode of data transmission between the JSEP channel and the microcomputer (or minicomputer). One logical state of this signal determines the data transfer mode when interrupting the microcomputer (or minicomputer) processor program, the other logical state of the signal determines the direct memory access mode on the common bus without interrupting the processor program. This third output 512 of the first control register block 5 is connected to the second input 191 of the third rake circuit 19 and to the input 180 of the investor 18 ; the output 181 of which is connected to the second input 171 of the fourth gate circuit 17. The processor interrupt request block 7 receives the processor interrupt request signals that occur on the line 7.
216 015 čícli v prvním, druhém, třetím a čtvrtém vstupu, t.j. 22» 71. 72 a 73 tohoto bloku 7 a pokud je povoleno přerušení procesoru, které je indikováno jedničkovým logickým stavem pátého výstupu 513 bloku 2 prvního řídicího registru a který je zapojen do pátého .vstupu 74 bloku 7 Žádosti o přeruSení procesoru, vygeneruje tento blok 7 signál žádosti ó získání sběrnice I, který vznikne ns jeho pátém výstupu 711. jenž je zapojen do prvnáho vodiče BR společné sběrnice I. Do prvního vstupu 70 bloku 7 žádosti o přerušení procesoru je přes první vstup 190 a výstup 192 třetího hradlovacího obvodu 19 zapojen první vodič 5150 z m vodičů v sedmém výstupu 515 bloku 2 prvního řídicího registru a tento vodič 5150 nese zaznamenaný pavelový signál pro mikropočítač (resp. minipočítač) k převzetí jednoho slova dat z bloku 2 výstupního datového registru nebo k záznamu jednoho slova dat do bloku 10 vstupního datového registru V případě, že programově je zvolen režim přenosu dat při přímém přístupu do paměti bez přerušování programu procesoru, t.j. když je uzavřen třetí hradlovací obvod 19. ale je průchozí čtvrtý hradlovací obvod 17, potom je přes první vstup 170 a výstup 172 čtvrtého hradlovacího obvodu 17 zapojen první vodič 5150 z m vodičů v sedmém výstupu 515 bloku 5 prvního řídicího registru do prvního vstupu 60 bloku 6 řízení přímého přístupu do paměti,7jehož čtvrtém výstupu 66, který je zapojen do sedmého vodiče NPR společné sběrnice I, vzniká signál žádosti o přidělení sběrnice I za účelem přímého přístupu do paměti. Do druhého vstupu 71 bloku 2 žádosti přerušení procesoru je zapojen druhý vodič 5151:zrn vodičů v sedmém výstupu 515 bloku prvního řídicího registru a tento vodič 5151 nese zaznamenaný povelový signál pro mikropočítač (resp. minipočítač) k převzetí kódu příkazu z kanálu JSEP, který je zaznamenán v osmi bitech bloku 2 druhého řídicího registru. Do třetího vstupu 72 bloku 2 žádosti o přerušení procesoru je zapojen třetí vodič 5152 z m vodičů v sedmém výstupu 515 bloku 2 prvního řídicího registru a tento vodič 5152 nese informaci související s ukončením operace na kanálu JSEP nebo s ukončením přenosu jednoho bloku dat v režimu přímého přístupu do paměti. Upřesnění této informace najáé procesor při přečtepí příslušných bitů bloku 2 druhého řídicího registru přes první vstup 240 a výstup 242 bloku 24 prvních budičů sběrnice., do jehož druhého vstupu 241 je zapojen šestý výstup 119 bloku 11 dekodéru adres registrů, který je také zapojen do osmého vstupu 507 bloku 5 prvního řídicího registru a do desétéhc|ystupu 2010 bloku 2 druhého řídicího registru, který se signálem na tomto vodiči vynuluje, ale až po přečtení bloku 2 druhého řídicího registru, zároveň s klopným obvodem 21, do jehož třetího, t.j. nulovacího vstupu 212 je tento vodič rovněž zapqjen. V bloku 5 prvního řídicího registru se tímto signálem nuluje bit, který nese povelovou informaci pro mikropočítač (resp. minipočítač), k převzetí kódu příkazu. Do Čtvrtého vstupu 73 bloku 2 žádosti o přerušení procesoru je zapojen čtvrtý vodič 5153 z m vodičů v sedmém-výstupu 515 bloku 2 prvního řídicího registru a tento vodič 5153 nese součtovou chybovou informaci. Upřesnění této informace najde procesor přečtením příslušných bitů bloku 2 druhého řídicího registru. Obsah m čtecích bitů bloku 2 prvního řídicího registru se čte do procesoru přes první vstup 250 a výstup 252 bloku 25 druhých budičů sběrnice, do jehož druhého vstupu je zapojen sedmý výstup 1110 bloku 11 dekodéru adres registrů. Obsah bloku 9 výstupního datového registru se čte přes první vstup 260 a výstup 262 bloku 26 třetích budičů sběrnice, a to buá do procesoru, když je do druhého vstupu 261 bloku 26 třetích budičů sběrnice zapojen pátý výstup 118 bloku 11 dekodéru adres registrů a to přes druhý výstup 141 a výstup 142 čtvrtého součtového obvodu 14, a nebo se čte f 216 015 face the first, second, third and fourth inputs, ie 22, 71, 72 and 73 of this block 7, and if processor interrupt is enabled, which is indicated by the one logic state of the fifth output 513 of block 2 of the first control register. 5, input 74 of processor interrupt request block 7, this block 7 generates a bus acquisition request signal vznik generated at its fifth output 711, which is connected to the first common bus conductor BR. The first conductor 5150 is connected via the first input 190 and the output 192 of the third gating circuit 19 to the seventh output 515 of the first control register block 2, and this conductor 5150 carries the recorded pavel signal for the microcomputer (or minicomputer). 2 of the output data register or to record one word of data in block 10 of the input data r In the case that the DMA mode is programmatically selected without interrupting the processor program, i.e., when the third gate circuit 19 is closed but the fourth gate circuit 17 is through, then the fourth gate circuit is through the first input 170 and the output 172 of the gate. 17 engaging the first conductor 5150 changes the wires in the seventh output 515 of block 5 of the first control register to a first input 60 of the block 6 control DMA 7 whose fourth output 66 which is connected to the seventh wiring NPR common bus I formed request signal allocation bus I for direct memory access. A second wire 5151 is connected to the second input 71 of the processor interruption request block 2: wire grains in the seventh output 515 of the first control register block and this wire 5151 carries a recorded command signal for the microcomputer (minicomputer). recorded in eight bits of block 2 of the second control register. The third input 72 of the processor interrupt request block 2 is connected to the third conductor 5152 of the conductors in the seventh output 515 of the first control register block 2, and this conductor 5152 carries information related to termination of operation on JSEP channel or into memory. To refine this information, the processor hires the corresponding bits of block 2 of the second control register through the first input 240 and output 242 of the block 24 of the first bus drivers, to which the sixth output 119 of the register address block 11 is connected. input 507 of the first control register block 5 and into the 10th input 2010 of the second control register block 2, which is reset by the signal on this wire, but only after reading the second control register block 2, together with the flip-flop 21 212, the conductor is also connected. In block 5 of the first control register, this signal resets the bit that carries the command information for the microcomputer (or minicomputer) to receive the command code. A fourth wire 5153 is connected to the fourth input 73 of the processor interruption request block 2 at the wires in the seventh output 515 of the block 2 of the first control register and this wire 5153 carries the sum error information. A refinement of this information is found by the processor by reading the respective bits of block 2 of the second control register. The content of the read bits of block 2 of the first control register is read into the processor via the first input 250 and output 252 of the second bus driver block 25, the second input of which is the seventh output 1110 of the register address decoder block 11. The contents of the output data register block 9 are read through the first input 260 and the output 262 of the third bus driver block 26, and this goes to the processor when the fifth output 118 of the register address decoder block 11 is connected to the second input 261 of the third bus driver block. the second output 141 and output 142 of the fourth summation circuit 14, or read f
216 015 obsah bloku £ výstupního datového registru přímo do paměti na společné sběrnici, když je do druhého vstupu 261 bloku 26 třetích budičů sběrnice zapojen devátý výstup 611 bloku 6 řízení přímého přístupu do paměti, a to přes první vstup 140 a výstup 142 čtvrtého součtového obvodu 14. Do bloku 10 vstupního datového registru jsou, přes jeho první vstup 100 nahrána data, t.j. jedno slovo dat, buď z procesoru, když je do druhého vstupu 101 bloku 10 vstupního datového registru zapojen devátý výstup 1112 bloku 11 dekodéru adres registrů, a to přes druhý vstup 131 a výstup 132 třetího součtového obvodu 13, a nebo jsou data nahrána do bloku 10 vstupního datového registru přímo z paměti na společné sběrnici, když je do druhého vstupu 101 bloku 10 vstupního datového registru zapojen osmý výstup 610 bloku 6 řízení přímého přístupu do paměti, a to přes první vstup 130 a výstup 132 třetího součtového obvodu 13. Výstup 132 třetího součtového obvodu je také zapojen do prvního vstupu 120 bloku 12 žádosti o data, do jehož druhého vstupu 121 je zapojen výstup 142 čtvrtého součtového obvodu 14. Výstup 122 bloku 12 žádosti o data je jednak zapojen do pátého vstupu 1004 bloku 3. standardního styku s kanálem a jednak do devátého vstupu 508 bloku 5 prvního řídicího registru. Signál na tomto vodiči z výstupu 122 bloku 12 žádosti o data vzniká buď, když byl přečten obsah bloku £ výstupního datového registru, a nebo když byla zaznamenáni data do bloku 10 vstupního datového registru. Tehdy se v bloku £ prvního řídicího registru znuluje bit, který nese k z ~ povelovou informaci převzetí dat bloku 9 výstupního datového registru a nebo k zápisu dat do bloku 10 vstupního datového registru. Obsah registru adres paměti v bloku 8 registrů pro přímý přístup.do paměti se z jeho čtvrtého výstupu 88 přečte do procesoru přes druhý vstup 271 a výstup 272 bloku 27 Čtvrtých budičů sběrnice, do jehož prvního vstupu 270 je zapojen druhý výstup 115 bloku 11 dekodéru adres registrů, Třetí výstup 87 bloku 8 registrů pro přímý přístup do paměti nese jednak informaci o obsahu šestnácti bitů registru adres paměti v tomto bloku 8 a jednak nese informaci o obsahu dvou bitů bloku 5 prvního řídicího registru na jeho osmém a devátém výstupu, t.j. 516 a 517. které jsou zapojeny v tomto pořadí do pátého a šestého vstupu, t.j. 89 a 810 bloku 8 registrů pro přímý přístup do paměti. Ze třetího výstupu 87 bloku 8 registrů pro přímý přístup do paměti je zapojeno 18 vodičů do adresové sběrnice A společné sběrnice I, a to přes druhý vstup 281 a výstup 282 bloku 28 pátých budičů sběrnice, do jehož prvního vstupu 280 je zapojen desátý výstup 612 bloku 6 řízení přímého přístupu do paměti. Pátý výstup 711 bloku 7 žádosti o přerušení procesoru jě zapojen do prvného vodiče BR. Společné sběrnice 3C, jejíž druhý vodič BGI je zapojen do šestého vstupu 75 bloku 7 žádosti o přerušení procesoru, jehož čtvrtý výstup 710 je zapojen do třetího vodiče BGO společné sběrnice I, do jejíhož čtvrtého vodiče SACK je zapojen jednak třetí výstup 79 bloku 7 žádosti o přerušení procesoru a jednak třetí výstup 64 bloku 6 řízeni přímého přístupu do paměti, do jehož druhého vstupu 61 je zapojen pátý vodič NPGI společné sběrnice I, do jejíhož šestého vodiče NPGO je zapojen třetí výstup 65 bloku 6 řízení příměhoupřístupu do paměti, jehož čtvrtý výstup 66 je zapojen do sedmého vodiče NPR společné sběrnice I, do jejíhož osmého vodiče BUSY je zapójen jednak první výstup 63 bloku 6 řízení přímého přístupu do paměti a jednak druhý výstup 78 bloku 7 žádosti o přerušení procesoru, jehož první výstup 77 je zapojen do devátého vodiče INTR společná sběrnice I, jejíž desátý vodič SSYN je zapojen jednak do třetího vstupu 62 bloku 6 řízení přímého přístupu do paměti a dále do sedmého vstupu 76 bloku 2 žádosti o přerušení procesoru a konečně do třetího vstupu 232 prvního hradlovacího obvodu 23,216 015 contents of the output data register block 6 directly to the common bus memory when the ninth output 611 of the DMA block 6 is connected to the second input 261 of the third bus driver block 26 via the first input 140 and the output 142 of the fourth summation circuit 14. The input data register block 10, through its first input 100, loads data, i.e., one word of data, either from the processor when the ninth output 1112 of the register address decoder block 1112 is connected to the second input 101 of the input register block 10, namely via the second input 131 and the output 132 of the third summation circuit 13, or the data is loaded into the input register block 10 directly from the memory on the common bus when the eighth output 610 of the direct access control block 6 is connected to the second input 101 of the input register block 10 into the memory via the first input 130 and the output 132 of the third summation circuit The output of the third summation circuit 132 is also connected to the first input 120 of the data request block 12, to whose second input 121 the output 142 of the fourth summation circuit 14 is connected. 3. standard channel contact and second input 508 of block 5 of the first control register. The signal on this wire from the output 122 of the data request block 12 is generated either when the contents of the output data register block 6 have been read, or when data has been recorded in the input data register block 10. At that time, in bit 1 of the first control register, the bit that carries the data of block 9 of the output data register or to write data to block 10 of the input data register is zeroed. The contents of the memory address register in block 8 of the direct access registers. The memory is read from its fourth output 88 to the processor via the second input 271 and the output 272 of the fourth bus driver block 27, the first output 270 of which The third output 87 of the direct access register block 8 carries information about the content of the 16 bits of the memory address register in this block 8 and carries information about the content of the two bits of block 5 of the first control register on its eighth and ninth outputs, 516; 517, which are connected in this order to the fifth and sixth inputs, i.e. 89 and 810 of the register 8 for direct memory access. From the third output 87 of the direct access register block 8, 18 wires are connected to the address bus A of the common bus I via the second input 281 and the output 282 of the fifth bus driver block 28, to the first input 280 the tenth output 612 of the block. 6 direct memory access control. The fifth output 711 of the processor interrupt request block 7 is connected to the first conductor BR. Common bus 3C, whose second BGI conductor is connected to the sixth input 75 of processor interrupt request block 7, whose fourth output 710 is connected to the third common bus IO conductor BGO, whose fourth SACK conductor is third output 79 of request block 7 processor interruption and third output 64 of direct memory access block 6, to which second input 61 is connected the fifth common bus I NPGI wire, to which the sixth NPGO wire is connected third output 65 of the memory access control block 6, the fourth output 66 is connected to the seventh NPR wire of the common bus I, to whose eightth BUSY wire the first output 63 of the DMA block 6 is connected and the second output 78 of the processor interrupt request block 7, whose first output 77 is connected to the ninth INTR wire common bus I, whose tenth water The SSYN is connected to the third input 62 of the DMA block 6, and to the seventh input 76 of the processor interrupt request block 2, and finally to the third input 232 of the first gating circuit 23,
216 015 přičemž do téhož desátého vodiče SSYN společné sběrnice ,1 je zapojen první výstup 114 bloku 11 dekodéru adres registrů, do jehož druhého vstupu 111 je zapojen jedenáctý vodič MSYN společné sběrnice I a do téhož jedenáctého vodiče MSYN společné sběrnice I je zapojen pátý výstup 67 bloku 6 řízení přímého přístupu do paměti, jehož Šestý výstup 68 je zapojen do dvanáctého vodiče Cl společné sběrnice I a tento dvanáctý vodič Cl společné sběrnice I je zapojen do třetího výstupu 112 bloku 11 dekodéru adres registrů, do jehož čtvrtého vstupu 113 je zapojen třináctý vodič CO společné sběrnice I a do téhož třináctého vodiče CO společné sběrnice I je zapojen sedmý výstup 69 bloku 6 řízení přímého přístupu do paměti. ’«216 015 wherein the first output 114 of the register address decoder block 11 is connected to the same tenth common bus SSYN conductor 1, the 11th MSYN of the common bus I is connected to the second input 111 and the fifth output 67 is connected to the same eleventh common bus MSYN a direct memory access control block 6, the sixth output 68 of which is connected to the twelfth wire C1 of the common bus I, and the twelfth wire C1 of the common bus I is connected to the third output 112 of the register address decoder block 11; The common bus I CO and the same thirteenth common bus I CO is connected to the seventh output 69 of the direct memory access control block 6. ’«
Zapojení adaptéru podle vynálezu je možno použít pro připojení různých vstupních i výstupních přídavných zařízení, která jsou vybavena mikropočítačem nebo minipočítačem se společnou sběrnicí, ke kanálu počítačů JSEP nebo IBM 360 a 370. Zapojení může být použito také jen pro přímé spojení mikropočítače nebo minipočítače s kanálem uvedených počítačů.The adapter wiring of the invention can be used to connect various input and output auxiliary devices that are equipped with a microcomputer or a minicomputer with a common bus to the JSEP or IBM 360 and 370 computer channel. The connection can also be used only to directly connect the microcomputer or minicomputer to the channel computers.
Zapojení je zejména vhodné pro připojení grafických přídavných zařízení jako jsou kreslicí stoly, t.j. plottery, odečítače souřadnic, t.j. digitizéry a jiná, která jsou vybavena například mikropočítačem MET 1000, minipočítačem SM3, SM4 nebo BDT, nebo některým z minipočítačů řady PDP11, například PDP11/40, anebo je toto zapojení použitelné i pouze pro spojení ně« teráho z těchto počítačů s kanálem počítačů JSEP nebo IBM 360 a 370.The connection is particularly suitable for connecting graphical auxiliary devices such as drawing tables, ie plotters, coordinate readers, ie digitisers and others, which are equipped, for example, with a MET 1000 microcomputer, SM3, SM4 or BDT microcomputer or one of the PDP11 series minicomputers. 40, or this wiring is only applicable to connecting some of these computers to the JSEP or IBM 360 and 370 computer channel.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS750980A CS216015B1 (en) | 1980-11-06 | 1980-11-06 | Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS750980A CS216015B1 (en) | 1980-11-06 | 1980-11-06 | Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS216015B1 true CS216015B1 (en) | 1982-10-29 |
Family
ID=5424358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS750980A CS216015B1 (en) | 1980-11-06 | 1980-11-06 | Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS216015B1 (en) |
-
1980
- 1980-11-06 CS CS750980A patent/CS216015B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0189638B1 (en) | Bus width adapter | |
| US4162520A (en) | Intelligent input-output interface control unit for input-output subsystem | |
| EP0046486B1 (en) | Data processing apparatus | |
| US4309755A (en) | Computer input/output arrangement for enabling a simultaneous read/write data transfer | |
| US5109517A (en) | System for selectively controlling slots in an IBM-AT/NEC 9801 dual-compatible computer | |
| EP2225652B1 (en) | Read status controller | |
| US5838995A (en) | System and method for high frequency operation of I/O bus | |
| US5574869A (en) | Bus bridge circuit having configuration space enable register for controlling transition between various modes by writing the bridge identifier into CSE register | |
| US4682285A (en) | Universal coupling means | |
| US5023831A (en) | Intelligent disk drive having configurable controller subsystem providing drive-status information via host-computer expansion bus | |
| CS216015B1 (en) | Connecting an adapter to connect a microcomputer or a minicomputer with a common bus to the JSEP channel | |
| US5261083A (en) | Floppy disk controller interface for suppressing false verify cycle errors | |
| US6052746A (en) | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset | |
| CA1252573A (en) | Dual bus system | |
| KR920010977B1 (en) | Improved performance memory bus architecture | |
| KR0121804B1 (en) | Data bus controller having a level setting circuit | |
| US6952750B2 (en) | Method and device for providing a low power embedded system bus architecture | |
| US6418491B1 (en) | Apparatus and method for controlling timing of transfer requests within a data processing apparatus | |
| KR950009576B1 (en) | Bus interface device | |
| CA1087746A (en) | Method and apparatus for effecting inter-bus communications in a multi-bus data processing system | |
| EP0080369B1 (en) | Peripheral unit adapted to monitor a low data rate serial input/output interface | |
| US4570218A (en) | System for the detection of programmable stop codes | |
| JPS5844419Y2 (en) | data channel device | |
| JPH0642227B2 (en) | Data transfer device | |
| KR100268946B1 (en) | Memory device of digital signal processing |