CS210102B1

CS210102B1 - Zapojeni k dekódování fázově modulovaného a přerušovaného střídavého signálu

Info

Publication number: CS210102B1
Application number: CS203679A
Authority: CS
Inventors: Jiri Padevet; Ladislav Kavalir
Original assignee: Jiri Padevet; Ladislav Kavalir
Priority date: 1979-03-28
Filing date: 1979-03-28
Publication date: 1982-01-29

Abstract

Vynález se týká dekódování časových značek zakódovaných modulací nosné vlny vysokofrekvenčního vysílače normálové frekvence* K zakódování přenášených značek se používá kombinace krátkodobého přerušování nosné vlny a krátkodobého obracení fá2e nosné vlny. Vstupní střídavý signál je periodicky přerušován. V době mezi dvěma přerušeními může dojít ke krátkodobému obrácení fáze střídavého signálu o 180°. První výstupní signál nabývá kladné hodnoty v době, kdy je přítomen vstupní signál a odpovídá průběhu jeho amplitudy. Druhý výstupní signál nabývá kladné hodnoty při krátkodobém obrácení fáze vstupního signálu. Vstupní střídavý signál se zesiluje zesilovačem a upravuje tvarovačem a amplitudovým detektorem. V dalších Částech zapojení se zpracovávají dvoustavové logické signály digitálními obvody

Description

Vynález se týká dekódování časových značek zakódovaných modulací nosné vlny vysokofrekvenčního vysílače normálové frekvence*

K zakódování přenášených značek se používá kombinace krátkodobého přerušování nosné vlny a krátkodobého obracení fá2e nosné vlny.

Vstupní střídavý signál je periodicky přerušován. V době mezi dvěma přerušeními může dojít ke krátkodobému obrácení fáze střídavého signálu o 180°. První výstupní signál nabývá kladné hodnoty v době, kdy je přítomen vstupní signál a odpovídá průběhu jeho amplitudy. Druhý výstupní signál nabývá kladné hodnoty při krátkodobém obrácení fáze vstupního signálu. Vstupní střídavý signál se zesiluje zesilovačem a upravuje tvarovačem a amplitudovým detektorem. V dalších Částech zapojení se zpracovávají dvoustavové logické signály digitálními obvody.

0BR.1

Vynález se týká zapojeni k dekódování fázově modulovaného a přerušovaného střídavého signálu, zejména k dekódování Sašových značek zakódovaných modulací nosné vlny vysokofrekvenčního vysílače normálové frekvence .

K zakódování přenášených značek se používá kombinace krátkodobého přerušování nosné vlny a krátkodobého obracení fáze nosné vlny. Počet přerušení nosné vlny mezi dvěma po sobě následujícími časovými intervaly, během nichž se vysílá opačná fáze nosné vlny, dává jeden časový údaj. Spolehlivé dekódování a rozlišení obou způsobů modulace je pro správné vyhodnocení časové značky velmi důležité. Současné použití fázové modulace a stoprocentní amplitudové modulace, tj. úplného přerušení nosné vlny, klade zvýšené nároky na složitost dekóderu.

Dosud známá zapojení fázového detektoru - diskríminátoru - a fázové smyčky pracují obvykle přímo se střídavým analogovým signálem. Vstupní střídavý signál se porovnává s výstupním signálem fázově zavěšeného oscilátoru v diskríminátoru, který vyhodnocuje fázi vstupního signálu. Řídicí obvod fázově zavěšeného oscilátoru pracuje obvykle s trvalou řídicí odchylkou. K jeho správné činnosti je nutná trvalá přítomnost referenčního í vstupního signálu. Přerušování vstupního signálu má na činnost obvodů nepříznivý vliv a na výstupu diskríminátoru je neurčitý stav nebo směs obou signálů. Při přerušéní vstupního signálu mohou vnikat do obvodů diskríminátoru a fázové smyčky zavěšeného oscilátoru rušivé signály. Udržení stability je obtížné a obvodově náročné.

Kromě toho tyto obvody obsahuji laděné prvky, transformátory a índukčnosti, které zabraňují miniaturizaci obvodů.

Zapojení k dekódování fázově modulovaného a přerušovaného střídavého signálu odstraňuje uvedené nevýhody. Podstata vynálezu spočívá v tom, že na výstup zesilovače s automatickým řízením zisku je připojen amplitudový detektor a tvarovač signálu, jejichž výstupy jsou připojeny každý na jeden vstup logického obvodu typu NAND. Jeho výstup je připojen na logický vstup prvního klopného obvodu, na jehož hodinový vstup je připojen výstup prvního děliče kmitočtu, a na vstup násobiče kmitočtu, jehož výstup je připojen na první vstupy prvního a druhého čtyřvstupového hradla, a na hodinový vstup druhého klopného'obvodu. Na jeho logický vstup a současně na druhé vstupy prvního a druhého Čtyřvstupového hradla je připojen výstup druhéhc děliče kmitočtu.

Na třetí vstupy prvního a druhého čtyřvstupového hradla je připojen positivní výstup prvního klopného obvodu. Na Čtvrtý vstup prvního čtyřvstupového hradla je připojen positivní výstup druhého klopného obvodu. Na čtvrtý vstup druhého Čtyřvstupového hradla je připojen inversní výstup druhého klopného obvodu. Výstup prvního čtyřvstupového hradla je přes invertor logického signálu, první odpor a první diodu v propustném směru připojen na řídicí vstup napětím řízeného oscilátoru. Výstup druhého čtyřvstupového hradla je 'přes druhý odpor a druhou diodu v nepropustném směru připojen rovněž na řídicí vstup napětím řízeného oscilátoru a tento vstup je přes kondenzátor připojen k pomocné svorce. První výstup napětím řízeného oscilátoru je připojen ke vstupu prvního děliče kmitočtu a druhý výstup napětím řízeného oscilátoru je připojen na vstup druhého děliče kmitočtu.

První výstup zapojení je odbočen z výstupu amplitudového detektoru a druhý výstup zapojení je tvořen inversním výstupem prvního klopného obvodu.

Zapojení podle vynálezu využívá číslicového zpracování signálu logickými obvody, které lze integrovat do větších celků. Tím se snižuje pracnost výroby a zvyšuje se spolehlivost.

Příklad vynálezu je dále popsán pomocí výkresů, kde na obr. 1 je schéma zapojení, na obr. 2 jsou zakresleny průběhy vstupního signálu a obou výstupních signálů, na obr.

je zapojení kondenzátoru, z něhož se odebírá řídicí napětí oscilátoru.

Vstupní střídavý signál £ na obr. 2 je periodicky přerušován. V době mezi dvěma přerušeními může dojít ke krátkodobému obracení fáze vstupního střídavého signálu o 180 stupňů. Výstupní signál a nabývá kladné hodnoty v době, kdy je přítomen vstupní střídavý signál £ a odpovídá průběhu amplitudy tohoto vstupního střídavého signálu £. Výstupní signál f^ nabývá kladné hodnoty při krátkodobém obrácení fáze vstupního signálu £.

Na obr. 1 se na vstup £ zesilovače £ s automatickým řízením zisku přivádí vstupní střídavý signál £. Výstup zesilovače _1_ je připojen na vstup amplitudového detektoru £ a tvarovaČe £ signálu. Jejich výstupy jsou připojeny na vstupy logického obvodu 4_ typu NAND, jehož výstup je připojen k násobiči £ kmitočtu a k logickému vstupu prvního klopného obvodu £. Na hodinový vstup klopného obvodu 7_ je připojen výstup prvního děliče 17 kmitočtu. Výstup násobiče £ kmitočtu je připojen na první vstupy prvního a druhého čtyřvstupového hradla 8 a 2 typu NAND a na hodinový vstup druhého klopného obvodu £.

Na logický vstup tohoto klopného obvodu £ a současně na druhé vstupy prvního a druhého Čtyřvstupového hradla 8 a 9 je připojen výstup druhého děliče 15 kmitočtu. Na třetí vstupy prvního a druhého čtyřvstupového hradla 8 a 2 je připojen positivní výstup prvního klopného obvodu £. Na čtvrtý vstup prvního čtyřvstupového hradla 8 je připojen positivní výstup druhého klopného obvodu £ a na čtvrtý vstup druhého čtyřvstupového hradla 2 J^e připojen inversní výstup druhého klopného obvodu £.

Výstup prvního čtyřvstupového hradla £ je přes inventor 10 logického signálu, první odpor 11 a první diodu 13 připojen na vstup napětím řízeného oscilátoru 1 6. Výstup druhého čtyřvstupového hradla £ je přes druhý odpor 12 a druhou diodu 14 připojen na vstup napětím řízeného oscilátoru 1 6. Tento vstup je zároveň připojen k pomocné svorce £ přes kondenzátor 18.

Vstupní střídavý signál s_ na vstupu S se zesiluje zesilovačem £ s automatickým řTzením zisku a upravuje tvarovačem 2^ a amplitudovým detektorem £. V dalších částech zapojení se zpracovávají dvoustavové logické signály digitálními obvody. Průchod signálu £ z tvarovaČe £ je blokován v logickém obvodu £ výstupém amplitudového detektoru 3_, tj. signálem a na výstupu A. Fázi přijímaného signálu dekóduje první klopný obvod 7, který na svém inversním výstupu £ poskytuje výstupní signál £. První klopný obvod £ porovnává fázi přijímaného signálu £ s fází referenčního signálu z prvního děliče £7 kmitočtu, který dělí kmitočet napětím řízeného oscilátoru 1 6. Fáze napětím řízeného oscilátoru 16 je řízena druhým klopným obvodem £ v zapojení s prvním a druhým čtyřvstupovým hradlem 2 ^a 9, invertorem 10, prvním a druhým odporem 11 a 12 a první a druhou diodou 13 a j_4. Na pomocné svorce B je potenciál země. Na kondenzátoru 18 se vytváří řídicí napětí napětím řízeného oscilátoru 16 porovnáním fáze přijímaného signálu £, jehož kmitočet se zvyšuje digitálním násobičem 5 kmitočtu, a fáze referenčního signa210102 lu z druhého děliče 15 kmitočtu. Vzájemná vazba prvního a druhého klopného obvodu 7_ a 6^ pracujících jako fázové detektory, s prvním a druhým čtyřvstupovým hradlem 8. a 9. umožňuje fázové zavěšení napětím řízeného oscilátoru 16 v definované fázové poloze vůči přijímanému vstupnímu signálu s_. Logický obvod 4 zabraňuje vstupu rušivých signálů do prvního a druhého klopného obvodu 6 a 7 při přerušení vstupního signálu s*.

Činnost zapojení podle vynálezu lze dále zlepšit obvodem, připojeným k pomocné svorce 15, znázorněným na obr. 3. Kondenzátor 1 8 je přes pomocnou svorku Ϊ5 připojen na tranzistor 201, nejlépe typu MOS řízený polem nebo typu NPN. Emitor tranzistoru 201 je připojen na svorku U 2 prvního zdroje napětí nebo může být uzemněn. Jeho řídicí elektroda je připojena na výstup zesilovače 202. Na vstup zesilovače 202 je připojen druhý kondenzátor 203 , jehož druhý polep je uzemněn. Dále je na vstup zesilovače 202 připojena přes třetí odpor 204 svorka V22 druhého zdroje napětí a přes čtvrtý odpor 205 a třetí diodu 206 výstup třívstupového hradla 207 typu NAND. Na první vstup tohoto hradla 207 je připojen výstup násobiče 5^ kmitočtu z obr. 1. Na druhý vstup hradla 207 je připojen positivní výstup prvního klopného obvodu 7_ a na třetí vstup třívstupového hradla 207 je připojen inversní výstup děliče 15 kmitočtu.

Třívstupové hradlo 207 detekuje okamžitý stav v průběhu synchronizace napětím řízeného oscilátoru 1 6. Impulsy přes třetí diodu 206 a čtvrtý odpor 205 vybíjí druhý kondenzátor 203, nabíjený přes třetí odpor 204 ze svorky U22 druhého zdroje napětí. Zesilovač 202 ovládá tranzistor 201. Změna impedance tranzistoru 201 v obvodu kondenzátorů 18 umožňuje zvýšit účinek řídicího napětí napětím řízeného oscilátoru 16 a dosáhnout tak fázového zavěšení napětím řízeného oscilátoru 1 6 na vstupní signál i při vyšším rozdílu počátečního kmitočtu napětím řízeného oscilátoru 16 proti vstupnímu signálu s_ a po dosažení synchronizace obnovení funkce zapojení na obr. 1.

Zapojení na obr. 3 se uplatňuje při připojení vstupního signálu s_ a v době, kdy ještě není dosaženo synchronizace, tj. fázového zavěšení napětím řízeného oscilátoru 16 na vstupní signál

Claims

PŘEDMĚT

1. Zapojení k dekódování fázově modulovaného a přerušovaného střídavého signálu, vyznačené tím, Že na výstup zesilovače /1/ _z s automatickým řízením zisku je připojen amplitudový detektor /3/ a tvarovač /2/ signálu, jejichž výstupy jsou připojeny každý na jeden vstup logického obvodu /4/ typu NAND, jehož výstup je připojen na logický vstup prvního klopného obvodu /7/, na jehož hodinový vstup je připojen výstup prvního děliče /17/ kmitočtu, a na vstup násobiče /5/ kmitočtu, jehož výstup je připojen na první vstupy prvního a druhého čtyřvstupového hradla /8, 9/ a na hodinový vstup druhého klopného obvodu /6/, na jehož logický vstup.a současně na druhé vstupy prvního a druhého čtýřvstupového hradla /8, 9/ je připojen výstup druhého děliče /15/ kmitočtu, na třetí vstupy prvního a druhého čtyřvstupového hradla /8, 9/ je připojen positivní výstup prvního klopného obvodu /7/, zatímco na čtvrtý vstup prvního Čtyřvstupového hradla /8/ je připojen positivní výstup druhého klopného obvodu /6/ a na čtvrtý vstup druhého čtýřvstupového hradla /9/ je připojen inversní výstup druhého klopného obvodu /6/, přičemž Výstup prvního čtyřvstupového hradla /8/ je přes invertor /10/ logického signálu, první odpor /11/ a první diodu /13/ v propustném směru připojen na řidiči vstup napětím řízeného oscilátoru /16/, výstup druhého čtýřvstupového hradla /9/ je přes druhý odpor. /12/ a druhou diodu

Y N Á L 5 2 U /14/ v nepropustném směru připojen rovněž na řídicí vstup napětím řízeného oscilátoru /16/ a tento vstup je přes kondenzátor /18/ připojen k pomocné svorce /B/, přičemž první výstup napětím řízeného oscilátoru /16/ je připojen ke vstupu prvního děliče IMI kmitočtu a «druhý výstup napětím řízeného oscilátoru /16/ je připojen na vstup druhého děliče /15/ kmitočtu, zatímco první výstup /A/ zapojení je odbočen z výstupu amplitudového detektoru /3/ a druhý výstup zapojení /F / je tvořen inversním výstupem prvního klopného obvodu /7 / .
2. Zapojení podle bodu 1 , vyznačené tím, že pomocná svorka /B/ je uzemněna.
3. Zapojení podle bodu 1, vyznačené tím, že k pomocné svorce /B/ je připojen tranzistor /201/, jehož emitor je připojen na svorku /172/ prvního zdroje napětí a jehož řídicí elektroda je připojena na druhý zesilovač /202/, na jehož vstup je připojen druhý kondenzátor /203/ s druhým polepem uzemněným a přes třetí odpor /204/ na svorku /U22/ druhého zdroje napětí a přes čtvrtý odpor /205/ a třetí diodu /206/ v nepropustném směru výstup třívstupového hradla /207/, na jehož první vstup je připojen výstup násobiče /5/ kmitočtu, přičemž na druhý vstup třívstupového hradla I2Q7J je připojen positivní výstup druhého klopného obvodu /7/ a na třetí vstup je připojen inversní výstup druhého děliče /15/ kmitočtu.