CS209358B1

CS209358B1 - Economizer connection in frequency synthesizer

Info

Publication number: CS209358B1
Application number: CS818879A
Authority: CS
Inventors: Alexej Nemec; Milan Spatenka
Original assignee: Alexej Nemec; Milan Spatenka
Priority date: 1979-11-28
Filing date: 1979-11-28
Publication date: 1981-11-30

Abstract

V zapojení kmitočtového syntezátoru podle vynálezu se využívá pro sníženípříkonupřerušované dolaďovánířízenéhooscilátoru, aniž by výstupní signálsyntezátoru byl blokován. Příkon radiostanice se následkem toho snižuje bez přerušování příjmu. Zapojení ekonomizéru v kmitočtovém syntezátoru je tvořeno řídicím krystalovým oscilátorem, děličem referenčního kmitočtu, digitální a lineární částí fázového detektoru, řízeným oscilátorem, oddělovacím zesilovačem, předděličem kmitočtu s pevným dělicím poměrem, řízeným děličem kmitočtu a zdrojem napájecího napětí.In the circuit of the frequency synthesizer according to the invention, intermittent tuning of the controlled oscillator is used to reduce power consumption without blocking the output signal of the synthesizer. As a result, the power consumption of the radio station is reduced without interrupting reception. The circuit of the economizer in the frequency synthesizer is formed by a control crystal oscillator, a reference frequency divider, a digital and linear part of the phase detector, a controlled oscillator, a separation amplifier, a frequency prescaler with a fixed division ratio, a controlled frequency divider and a supply voltage source.

Description

(54) Zapojení ekonomizéru v kmitočtovém syntezátoru(54) Economizer connection in frequency synthesizer

V zapojení kmitočtového syntezátoru podle vynálezu se využívá pro snížení příkonu přerušované dolaďování řízeného oscilátoru, aniž by výstupní signál syntezátoru byl blokován. Příkon radiostanice se následkem toho snižuje bez přerušování příjmu.In the frequency synthesizer circuit of the invention, intermittent fine tuning of the controlled oscillator is used to reduce power consumption without blocking the synthesizer output signal. Consequently, the power consumption of the radio is reduced without interrupting reception.

Zapojení ekonomizéru v kmitočtovém syntezátoru je tvořeno řídicím krystalovým oscilátorem, děličem referenčního kmitočtu, digitální a lineární částí fázového detektoru, řízeným oscilátorem, oddělovacím zesilovačem, předděličem kmitočtu s pevným dělicím poměrem, řízeným děličem kmitočtu a zdrojem napájecího napětí.The economizer circuit in the frequency synthesizer consists of a control crystal oscillator, a reference frequency divider, a digital and linear phase detector part, a controlled oscillator, a decoupling amplifier, a fixed frequency ratio divider, a controlled frequency divider, and a supply voltage source.

Vynález se týká zapojení kmitočtového syntezátoru, u něhož se pro snížení příkonu využívá přerušované dolaďování řízeného oscilátoru, přičemž výstupní signál syntezátoru není blokován. To umožňuje snížení příkonu radiostanice bez přerušování příjmu.The invention relates to a frequency synthesizer circuit in which intermittent tuning of a controlled oscillator is used to reduce power consumption, wherein the synthesizer output signal is not blocked. This allows you to reduce power consumption without interrupting reception.

Doposud se pro částečné snížení příkonu rádio- i stanice (syntezátoru) používá tzv. pohotovostní příjem. Toto snížení příkonu vychází z toho, že radiostanice je v převážné části provozní doby přepnuta na příjem. Po dobu pohotovostního j příjmu je radiostanice zapínána do funkce jen na dobu nezbytně nutnou pro vyhodnocení příjmu, tj. na dobu několika desítek sec. V případě vyhodnocení příjmu se radiostanice automaticky přepne na trvalý příjem. Systém pohotovostního příjmu sice umožňuje snížení spotřeby radiostanice, avšak toto snížení je závislé na poměru časů, po které je radiostanice zapnuta na pohotovostní a trvalý příjem.So far, the so-called standby reception has been used to partially reduce the power consumption of both the radio station and the synthesizer. This power reduction is based on the radio being switched to reception for the most part of the operating hours. During standby reception, the radio is switched on only for the time necessary for evaluation of reception, ie for several tens of seconds. In case of reception evaluation, the radio will automatically switch to permanent reception. While the Standby Reception system allows you to reduce the radio power consumption, this reduction is dependent on the ratio of time that the radio is turned on for standby and continuous reception.

Příkon syntezátoru lze snížit použitím známých integrovaných obvodů s malou spotřebou, vyráběných především technologií N MOS, P MOS případně C MOS. Použití těchto obvodů v syntezátorech však umožňuje realizaci řízených a referenčních děličů kmitočtu s relativně nízkými mezními kmitočty (2—7 MHz). Při požadavku zpracovat děličem kmitočet do 80 MHz, v některých i případech i nad 100 MHz a současně zajistit maximální srovnávací kmitočet na fázovém detektoru, je třeba před pomalou část řízeného děliče předřadit rychlé předděliče, většinou programová- i telné.Synthesizer power can be reduced by the use of known low-power integrated circuits, mainly produced by N MOS, P MOS or C MOS technology. However, the use of these circuits in synthesizers allows the implementation of controlled and reference frequency dividers with relatively low cut-off frequencies (2-7 MHz). If it is required to process the frequency divider up to 80 MHz, in some cases even above 100 MHz and at the same time to ensure the maximum comparison frequency on the phase detector, it is necessary to add fast dividers before the slow part of the controlled divider, mostly programmable and programmable.

Předděliče j sou vytvořeny z integrovaných obvodů vyráběných technologií TTLIS, TTLS, TTL, , TTLH nebo ECL, které mají podstatně větší spotřebu než obvody MOS. V těchto případech pak spotřebu syntenzátoru určuje především příkon předděliče.The dividers are formed from integrated circuits manufactured by TTLIS, TTLS, TTL,, TTLH or ECL, which consume significantly more power than MOS circuits. In these cases the consumption of the synthesizer is determined mainly by the power of the separator.

Předmětem vynálezu je zapojení ekonomizéru ; v kmitočtovém syntezátoru s řídicím krystalovým j oscilátorem, děličem referenčního kmitočtu, digitální a lineární částí fázového detektoru, řízeným oscilátorem, oddělovacím zesilovačem, předděličem kmitočtu s pevným dělicím poměrem, řízeným děličem kmitočtu a zdrojem napájecího napětí, vyznačené tím, že výstup děliče referenčního kmitočtu je připojen na třetí vstup obvodu blokování fázového detektoru, vstup obvodu počátečního nafázování a výstup monostabílního obvodu, jehož vstup je připojen na výstup astabilního obvodu, jakož i na pátý vstup obvodu blokování fázového detektoru a první vstup ovládám zdroje přerušovaného napětí, jehož druhý vstup je propojen jednak ke druhému vstupu digitální části fázového detektoru, jednak k výstupu obvodu blokování fázového detektoru, jehož první vstup je připojen na první výstup obvodu počátečního nafázování, jehož druhý výstup je připojen na třetí vstup řízeného děliče kmitočtu, přičemž výstup ovládání blokování zdroje přerušovaného napětí je připojen na vstup zdroje přerušovaného napájecího napětí, z jehož výstupu jsou napájeny jednak dělič referenčního kmitočtu, digitální část prvního fázového detektoru, předdělič kmitočtu, řízený dělič kmitočtu, obvod počátečního nafázování a obvod blokování fázového detektoru.It is an object of the invention to include an economizer; in a frequency synthesizer with a control crystal j oscillator, a reference frequency divider, a digital and linear phase detector part, a controlled oscillator, a decoupling amplifier, a fixed frequency ratio divider, a frequency divider controlled, and a power supply source, characterized in that the reference frequency divider output connected to the third input of the phase detector blocking circuit, the input of the initial phasing circuit and the output of the mono-stable circuit, the input of which is connected to the astable circuit output, as well as the fifth input of the phase detector blocking circuit to the second input of the digital portion of the phase detector, and to the output of the phase detector blocking circuit, the first input of which is connected to the first output of the initial phasing circuit, the second output of is connected to the third input of the controlled frequency divider, wherein the output of the intermittent voltage blocking control is connected to the input of the intermittent supply voltage source, from which the reference frequency divider, digital part of the first phase detector, frequency divider, controlled frequency divider phasing and phase detector blocking circuit.

Zapojení syntezátoru se sníženým příkonem podle vynálezu umožňuje výrazné snížení příkonu až 20 x za předpokladu použití obvodů ITL a TTLS při zanedbatelném zhoršení některých parametrů syntezátoru. Snížení příkonu syntezátoru využívá vlastností kvalitního řízeného oscilátoru s dobrou krátkodobou stabilitou kmitočtu, který není nutné řídit trvale. Některé obvody syntezátoru jako řízení a referenční dělič kmitočtu, oddělovací zesilovač pro řízení předděliče a část fázového detektoru jsou zapínány do funkce jen na dobu nezbytně nutnou k doregulování kmitočtové odchylky, která vznikne v době, kdy řízený oscilátor pracuje v neřízetiém režimu. V trvalém provozu zůstávají pouze řízený oscilátor (VCO), referenční krystalový oscilátor a oddělovací zesilovače ve výstupním obvodů syntezátoru. Tyto obvody mají spotřebu, která odpovídá asi 3 % spotřeby běžných syntezátorů používaných v radiostanicích za předpokladu použití TIL integrovaných obvodů.The connection of the synthesizer with the reduced power consumption according to the invention allows a significant reduction of the power consumption by up to 20 times, provided that the ITL and TTLS circuits are used with a negligible deterioration of some parameters of the synthesizer. Reducing the power consumption of the synthesizer takes advantage of the features of a quality controlled oscillator with good short-term frequency stability, which does not need to be controlled permanently. Some synthesizer circuits such as control and reference frequency divider, divider to control the divider, and part of the phase detector are only operated for the time necessary to control the frequency deviation that occurs when the controlled oscillator is operating in non-cross mode. In continuous operation, only the controlled oscillator (VCO), reference crystal oscillator, and isolation amplifiers remain in the synthesizer output circuits. These circuits have a power consumption equivalent to about 3% of that of conventional synthesizers used in radios, provided TIL integrated circuits are used.

Další výhodou) syntezátoru zapojeného podle vynálezu je skutečnost, že řízený oscilátor pracuje po dobu „spoření“ bez řízení, čímž se zlepšují některé parametry (především se snižuje parazitní kmitočtová modtjlace srovnávacím kmitočtem a jeho harmonickými a parazitní vyzařování na neharmonických kmitočtech).Another advantage of the synthesizer connected according to the invention is the fact that the controlled oscillator operates for a "saving" period without control, thereby improving some parameters (in particular, reducing the parasitic frequency modifying by the reference frequency and its harmonic and parasitic radiation at non-harmonic frequencies).

; Zapojení syntezátoru se sníženým příkonem podle vynálezu bude dále popsáno se zřetelem k výkresové části, kde obr. 1 znázorňuje blokové schéma syntezátoru podle vynálezu a obr. 2 idealií zované časové průběhy signálů v důležitých bodech zapojení podle obr. 1. Zapojení podle vynálezu obsahuje běžně používané obvody v syntezátorecn; řídicí krystalový oscilátor 1, dělič referenčníhp kmitočtu 2, napětím řízený oscilátor 5 oddělovač^ zesilovač 6, předdělič kmitočtu 7 s pevným dělicím poměrem a lineární část druhého detektoru; The wiring of the reduced power synthesizer of the present invention will be further described with reference to the drawing, in which Fig. 1 shows a block diagram of the synthesizer of the present invention; and Fig. 2 illustrates the signal waveforms at important wiring points of Fig. 1. circuits in synthesizer; control crystal oscillator 1, reference frequency divider 2, voltage controlled oscillator 5 separator 4 amplifier 6, frequency divider 7 with fixed split ratio and linear part of the second detector

4.4.

Pouze digitální část prvního fázového detektoru , 3 musí být vybavena blokováním funkce a řízený dělič kmitočtu musí mít vstup, kterým lze nastavit potřebný vnitřní stav při počátečním nafázování. Dále je zde použito dvou zdrojů napětí 9; 10, z nichž první zdroj 9 je vybaven elektronickým vypínačem výstupního napětí U_P Druhý zdroj 10 se běžně používá v radiostanicích a dodává trvalé napájecí napětí U₂. Běžné zapojení syntezátoru doplňují tyto obvody: astabilní obvod 11, monostabilní obvod 12, obvod počátečního nafázování 13, obvod blokování fázového detektoru 14, a obvod pro ovládání zdroje přerušovaného napětíOnly the digital part of the first phase detector 3 must be equipped with a function lock and the controlled frequency divider must have an input to set the necessary internal state during initial phasing. Furthermore, two voltage sources 9 are used; 10, of which the first power supply 9 is equipped with an electronic output voltage switch UP _The second power supply 10 is commonly used in radio stations and supplies a continuous supply voltage U ₂ . The common circuits of the synthesizer are supplemented by the following circuits: astable circuit 11, monostable circuit 12, initial phasing circuit 13, phase detector blocking circuit 14, and a circuit for controlling the intermittent voltage source

15.15 Dec

Předpokládejme, že syntezátor je v režimu „spoření“ - druhý interval T₂, jak patrno z obr. 2. Po příchodu aktivní hrany signálu na výstupu 111 astabilního multivibrátoru 11, která určuje začátekSuppose that the synthesizer is in the "saving" mode - the second interval T ₂ , as shown in Figure 2. After the arrival of the active signal edge at the output 111 of the astable multivibrator 11, which determines the start

I prvního intervalu T_1; se odblqkuje první zdroj i 9 přerušovaného napájecího napětí.I of the first interval T _1; The first power supply 9 of the intermittent supply voltage is unlocked.

Toto napětí nedosáhne ihned jmenovité hodnoty (viz Uj — Obr. 2), proto monostabilní obvod 12 ' zajišťuje ve čtvrtém intervalu T₄ nulování obvodů počátečního nafázdvání 13 a obvodu blokování ^! fázového detektoru14. Tím je blokována i digitální část prvního fázového detektoru 3. Po skončení impulsu na výstupu 122 monostabilního obvodu 12 se uvolní nulování obvodů počátečního nafázování 13 a blokování fázového detektoru 14. První aktivní hrana signálu na výstupu 22 děliče referenčního kmitočtu 2, která přijde po odblokování obvodů 13 a 14, zajistí nafázování signálu na výstupu SI řízeného děliče kmitočtu 8 na výstupní signál děliče 2. Tímto způsobem se v syntezátoru připraví podmínky k odblokování digitální části prvního fázového detektoru 3. Nejbližší hranou, která následuje za aktivní hranou signálu na i výstupu 22, jak patrno z obr. 2 děliče referenčního kmitočtu 2 se překlopí obvod blokování fázového detektoru 14 a signál na jeho výstupu 144 zajistí odblokování digitální části prvního fázového detektoru 3 s dostatečným zpožděním v pátém intervalu T₅ od okamžiku zapnutí zdroje napájecího napětí 9. Vozka mezi obvodem počátečního nafázování 13 a obvodu blokování fázového detektoru 14, při níž výstup 133 je spojen se vstupem 141, zabraňuje předčasnému odblokování fázového detektoru.This voltage does not immediately reach the nominal value (see Uj - Fig. 2), therefore the monostable circuit 12 'ensures the reset of the initial drive circuit 13 and the interlock circuit in the fourth interval T ₄ ^! phase detector14. This also blocks the digital portion of the first phase detector 3. Upon completion of the pulse at the output 122 of the monostable circuit 12, the initial phasing 13 and the phase detector 14 are cleared. The first active edge of the signal at the output 22 of the reference frequency divider 2 13 and 14, the signal at the output S1 of the controlled frequency divider 8 is coupled to the output signal of the divider 2. In this way, the conditions for unlocking the digital portion of the first phase detector 3 are prepared in the synthesizer. as shown in FIG. 2, the phase detector 14 is turned over and the signal at its output 144 provides a unblocking of the digital portion of the first phase detector 3 with a sufficient delay in the fifth interval T ₅ from the moment the power supply is turned on. The carriage between the initial phasing circuit 13 and the phase detector blocking circuit 14, in which the output 133 is connected to the input 141, prevents the phase detector from being unlocked prematurely.

Konec prvního intervalu T_x je odvozen od aktivní hrany výstupního signálu děliče referenčního kmitočtu 2 na výstupu 22. První aktivní hrana signálu na výstupu 22, která přijde po skončení impulsu astabilního multivibrátoru 11 (výstup 111) překlopí obvod 14 (vstup 145), čímž dojde k zeslabování digitální části fázového detektoru 3. Změna signálu na výstupu 144 obvodu blokování fázového detektoru 14 způsobí překlopení obvodu pro ovládání zdroje přerušovaného napětí 15, čímž se s dostatečným časovým zpožděním vypne zdroj přerušovaného napájecího napětí 9. Vytvořený časový předstih zablokování některého z fázových detektorů 4; 3 před vypnutím napájecího zdroje 9 je dostatečný proto, aby v zapojení syntezátoru podle vynálezu zbytečně nedocházelo ke vzniku parazitní kmitočtové modulace při přechodu do režimu spoření v druhém intervalu T₂.The end of the first interval T _x is derived from the active edge of the output signal of the reference frequency divider 2 at the output 22. The first active edge of the signal at the output 22 that arrives after the pulse of the astable multivibrator 11 (output 111) to reduce the digital portion of the phase detector 3. Changing the signal at the output 144 of the blocking circuit of the phase detector 14 will cause the intermittent voltage control circuit 15 to flip, thereby shutting off the intermittent supply voltage source 9 with sufficient time delay. ; 3 before switching off the power supply 9 is sufficient to avoid unnecessarily causing a parasitic frequency modulation in the connection of the synthesizer according to the invention when switching to the saving mode in the second interval T ₂ .

K počátečnímu nafázování se v zapojení syntezátoru podle vynálezu využívá vlastností fázovéPhase properties are used for the initial phasing of the synthesizer according to the invention

Claims

SUBJECT

Connection of economizer in frequency synthesizer with control crystal oscillator, reference frequency divider, digital and linear phase detector part, controlled oscillator, isolation amplifier, fixed frequency ratio divider, frequency divider controlled and power supply, characterized by output (22) The reference frequency divider (2) is a second order loop that maintains a zero phase deviation between comparable signals in the phase detector. Phasing the signals at the inputs 32,31 of the digital phase detector 3 is derived from the last pulse of the signal at the output 134 of the initial phasing circuit 13. The controlled frequency divider N / l 8 is set to an internal state by this pulse ensuring minimal signal phase difference at the inputs 32, 31 of the phase detector 3.4 at the end of the first comparison period after the phase detector has been unlocked. When using a controlled divider with a programmable divider, it is necessary to set not only the slow part of the controlled divider, but also the divider.

Since the reference frequency divider 2 can have any internal state after switching on the supply voltage, the initial phasing of the signals at the inputs 32, 31 can only be made with a certain initial deviation. In this way, the previous phase-to-phase signals in the phase detector can be used, even under the assumption of an ideal frequency-stable oscillator that would not change the frequency at the time of "saving" in the second interval T ₂ . In addition, the phase integration "integrates" due to the instability of the frequency of the controlled oscillator 5 during the "saving" mode. If we express an error in the initial phasing of Δφ signals at the inputs 31,32 of the digital part of the phase detector 3 by time interval, then the inequality holds

Δφ <T _v , where T _v is the length of the signal period at input 82 of the controlled frequency divider 8. The initial phasing error Δφ, whose size is random and yet satisfies the above inequality, causes a parasitic frequency modulation which can be minimized linear parts of phase detector 4.

Circuits 12,13,14 and 15 including changes in the digital part of phase detector 3 and controlled frequency divider 8 can be realized by four integrated circuits, for example one double flip-flop and the rest two-step gates. The flip-flops 13,14 can be supplied from an intermittent voltage source 9, so that the auxiliary circuits minimally increase the power of the synthesizer.

The solution of the increased power synthesizer according to the invention is intended for mobile and portable radios or receivers with frequency modulation.

OF THE INVENTION connected to a third input (143) of a phase detector blocking circuit (14), an initial phasing circuit (13) input (132) and an output (122) of a monostable circuit (12) whose input (121) is connected to an astable output (111) circuit (11) as well as the fifth phase detector (14) input (145) and the first input (151) of the intermittent voltage control (15), the second input (152) of which is connected to the second input (35) of the digital part of a phase detector (14), the first input (141) of which is connected to the first output (133) of the initial phasing circuit (13), the second output of which (134) is connected to a third input (83) of the controlled frequency divider (8), wherein the intermittent voltage control (15) output (153) is connected to the intermittent power supply (91) input (91) from which the output (92) is powered y, the reference frequency divider (2), the digital portion of the first phase detector (3), the frequency divider (7), the controlled frequency divider (8), the initial phasing circuit (13), and the phase detector blocking circuit (14).