CS208227B1 - Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje - Google Patents

Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje Download PDF

Info

Publication number
CS208227B1
CS208227B1 CS169580A CS169580A CS208227B1 CS 208227 B1 CS208227 B1 CS 208227B1 CS 169580 A CS169580 A CS 169580A CS 169580 A CS169580 A CS 169580A CS 208227 B1 CS208227 B1 CS 208227B1
Authority
CS
Czechoslovakia
Prior art keywords
input
control system
circuit
channel
address
Prior art date
Application number
CS169580A
Other languages
English (en)
Inventor
Milan Klimes
Jan Kondr
Ivan Krsiak
Original Assignee
Milan Klimes
Jan Kondr
Ivan Krsiak
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Milan Klimes, Jan Kondr, Ivan Krsiak filed Critical Milan Klimes
Priority to CS169580A priority Critical patent/CS208227B1/cs
Publication of CS208227B1 publication Critical patent/CS208227B1/cs

Links

Landscapes

  • Microcomputers (AREA)

Abstract

Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje. Vynález řeší rozšíření datové sběrnice o jeden bit s použitím puciělových obvodů sc stojnou organizací jako mají pamělové obvody základního modulu pamětí modulu. První adresový kanál mikroprocesorového řídícího systému je připojen na adresové vstupy všech pamětových obvodů, druhý adresový kanál je připojen na první adresový vstup prvního výběrového obvodu a na řídící vstup přepínacího obvodu, třetí adresový kanál je připojen na druhý vstup prvního výběrového obvodu a na vstup druhého výběrového obvodu a čtvrtý na vstup dekodéru, jehož výstup jo spojen s blokovacími vstupy prvního a druhého výběrového obvodu. Vynálezu' sc využije u obráběcích strojů.

Description

(54) Zapoj ení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje
Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje. Vynález řeší rozšíření datové sběrnice o jeden bit s použitím puciělových obvodů sc stojnou organizací jako mají pamělové obvody základního modulu pamětí modulu. První adresový kanál mikroprocesorového řídícího systému je připojen na adresové vstupy všech pamětových obvodů, druhý adresový kanál je připojen na první adresový vstup prvního výběrového obvodu a na řídící vstup přepínacího obvodu, třetí adresový kanál je připojen na druhý vstup prvního výběrového obvodu a na vstup druhého výběrového obvodu a čtvrtý na vstup dekodéru, jehož výstup jo spojen s blokovacími vstupy prvního a druhého výběrového obvodu. Vynálezu' sc využije u obráběcích strojů.
C8 z z ir
l
208 227
Vynáloz se týká zapojeni pro. rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje.
Π mikroprocesirových řídicích systémů je óbvykle řídicí program uložen v polovodičové paměti typu pevné paměti LOM nebo elektricky přeprogramovatelné paměti EPROM.
Jelikož tyto paměti jsou převážně vyráběny s délkou slova větší než jeden bit, bývá obtížné rozšířit datovou sběrnici, např. pro přenášení paritního bitu. Přitom s ohledem na důležitost jodnoduchého zabezpečení funkce u řídicích systémů pro obráběcí stroje je kontrola paritou velice žádoucí.
Vvedené nevýhody odstraňuje zapojení podle vynálezu tím, že umožňuje rozšíření datové sběrnice o jeden bit s použitím pamělových obvodů se stojnou organizací jako mají paměíové obvody základního modulu paměti programu.
Podstata zapojení podle vynálezu spočívá v tom, že první adresovaný kanál mikroprocesorového řídicího systému je připojen na adresové vstupy všech pamětových obvodů paměti programu i přídavných pamělových obvodů, druhý adresový kanál mikroprocesorového řídicího systému je připojen na první adresový vstup prvního výběrového obvodu a na řídicí vstup přepínacího obvodu a třetí adresový kanál mikroprocesorového řídicího systému je připojen na druhý vstup prvního Výběrového obvodu a na vstup druhého výběrového obvodu. Čtvrtý adresový kanál řídicího mikroprocesorového systému je připojen na vstup dekodéru, jehož výstup je spojen s blokovacími vstupy prvního i druhého výběrového obvodu. Každý výstup prvního výběrového obvodu je spojen s blokovacím vstupem jednoho základního pamělového obvodu a každý výstup druhého výběrového obvodu je spojen s blokovacím vstupem jednoho přídavného námelového obvodu. Datové výstupy všech základních pamělových obvodů jsou vzájemně propojeny a současně připojeny na první datový vstup hradla, jehož výstupní kanál je připojen na datový vstup mikroprocesorového řídicího systému. Datové výstupy přídavných panelových obvodů jsou jednak spolu spojeny, jednak připojeny na datový vstup přepínacího obvodu, jehož výstup je připojen na druhý datový vstup hradla a řídicí kanál mikroprocesorového řídicího systému je připojen na vstup řídicího obvodu hradla, jehož výstup je připojen na blokovací vstup hradla. Ovládací kanál mikroprocesorového řídicího systému je připojen na ovládací vstup bloku obráběcího stroje, jehož informační kanál je připojen na informační vstup mikroprocesorového řídicího systému.
Příklad zapojení podle vynálezu je znázorněn na připojeném výkrese představujícím blokové schéma zapojeni pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje.
První adresový kanál 31 mikroprocesorového řídicího systému J_ je připojen na adresové vstupy všech pamělových obvodů 10 už JL9 paměti programu i přídavných pamělových obvodů 2^, 2_1, druhý adresový kanál 32 mikroprocesorového řídicího systému JL je připojen na první adresový vstup prvního výběrového obvodu 2 a na řídicí vstup přepínacího obvodu 3. a třetí adresový kanál 33 mikroprocesorového řídicího systému JL je připojen na druhý vstup prvního výběrového obvodu 2 a na vstup druhého výběrového obvodu 5. Čtvrtý adresový kanál 34 řídicího mikroprocesorového systému 1. je připojen na vstup dekodéru 4,'jehož výstup je spojen s blokovacími vstupy prvního.i druhého výběrového obvodu 2, 5. Každý výstup prvního výběrového obvodu 2 je spojen s blokovacím vstupem jednoho základního pamělového obvodu 10 až 19 a každý výstup druhého výběrového obvodu 5 je spojen s blokovacím vstupem jednoho přídavného pamělového obvodu 20, 21. Datové výstupy všech základních pamělových obvodů 10 až 19 jsou vzájemně propojeny a současně připojeny na první datový vstup hradla _7, jehož výstupní kanál je připojen na datový vstup mikroprocesorověho řídicího systému ,1. Datové výstupy přídavných pamělových obvodů 20, 21 jsou jednak spolu spojeny jednak připojeny na datový vstup přepínacího obvodu 3, jehož výstup je připojen na druhý datový vstup hradla 7 a řídicí kanál 35 mikroprocesorového řídicího systému A Je připojen na vstup řídicího obvodu 6. hradla 7, jehož.výstup je připojen na blokovací vstup hradla 7. Ovládací kanál 36 mikroprocesorového řídicího systému JL je připojen
208 227 na ovládači vstup bloku 22 obráběcího stroje, jehož informační kanál 37 je připojen na informační vstup mikroprocesorového řídicího systému 1.
Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje o jeden bit funguje takto:
Mikroprocesorový řídicí systém J. vysílá prostřednictvím prvého až čtvrtého -adresového kanálu 31, 32 , 33, 34 adresu jedné buňky paměti programu o základní délce slova n. Dekodér 4 paměťového bloku zjistí, že adresovaná buňka je uvnitř paměti píogramu a odblokuje svým výstupním signálem první a druhý výběrový obvod 2, 5. Podle staví druhého a tře tího adresového kanálu 32, 33 je odblokován výstupním signálem druhého výběrového obvodu 2 jeden základní paměťový obvod 10 až 19 paměti programu, ve kterém je příslušná buňka určena stavem prvního adresového kanálu 31. Obsah adresované buňky o základní délce slova se objeví na nrvním datovém vstupu hradla 7. Druhým výběrovým obvodem ii je současně podle stavu třetího adresového kanálu 33 mikroprocesorového systému £ vybrán jeden přídavný paměťový obvod 20 nebo 21. Těchto přídavných paměťových obvodů může být i větší počet.
Ve vybraném přídavném paměťovém obvodu 20 nebo 21 je určena jedna buňka o počtu bitů shodném se základní délkou slova stavem prvního adresového kanálu 31 mikroprocesorového řídicího systému J.. Tato buňka přísluší £ adresám paměťových obvodů 10 až 19 paměti programu. Z vybrané buňky o základní délce slova se přepínacím obvodem 3 řízeným údajem druhého adresového kanálu 32 mikroprocesorového řídicího systému JL vybere jeden bit, který se přivádí na druhý datový vstup hradla Ί. a rozšiřuje tak datové §lovo paměti programu přiváděné na jeho první datový vstup. Datové slovo o rozšířené délce o jeden bit se objeví na datovém vstupu mikroprocesorového řídicího systému JL po uvolnění hradla řízeného výstupem řídicího obvodu 6, a to v závislosti na stavu řídicího kanálu 35 mikroprocesorového systému _1. Mikroprocesorový řídicí systém JL řídí prostřednictvím ovládacího kanálu 36 blok 22 obráběcího stroje, od kterého přijímá informace o stavu obráběcího procesu prostřednictvím informačního kanálu 37,
Vynálezu lze s výhodou použít při řízení pohybových i pomocných funkcí obráběcího stroje podle programu uloženého v paměti mikroprocesorového řídicího systému.

Claims (1)

  1. P β E D Μ £ T V V N λ I. E Z U
    Zapojení pro rozšíření datového slova o jeden bit paměti programu riikropiccesoiovobo řídicího systému pro obráběcí stroje, vyznačené tím, že první adresový kanál (31) mikroprocesorového řídicího systému (!) je připojen na adresové vstupy všech paměťových obvodů (10 až 19) paměti programu ,i přídavných námětových obvodů (2o, 21), druhý adresový kanál (32) mikroprocesorového řídicího systému (1) je připojen na první adresový vstup prvního výběrového obvodu (2) a na řídicí vstup přepínacího obvodu (3), třetí adresový kanál (33) mikroprocesorového řídicího systému (1) je připojen na druhý vstup prvního výběrového obvodu (2) a na vstup druhého výběrového obvodu (5), čtvrtý adresový kanál (34) řídicího mikroprocesorového systému (1) je připojen na vstup dekodéru (4), jehož výstup je spojen s blokovacími vstupy prvního i druhého výběrového obvodu (2, 5), každý výstup prvního výběrového obvodu (2) jo spojen s blokovacím vstupem jednoho základního paměťového obvodu (10 až 19), každý výstup druhého výběrového obvodu (5) je spojen s blokovacím vstupem jednoho přídavného paměťového obvodu (20, 21), datové výstupy všech základních paměťových obvodů (10 až 19) jsou vzájemně propojeny a současně připojeny na první datový vstup hradla (7), jehož výstupní kanál je připojen na datový vstup mikroprocesorového říclicího systému (1), datové výstupy přídavných paměťových obvodů (20, 21) jsou jednak spolu spojeny jednak připojeny na datový vstup přepínacího obvodu (3), jehož výstup je připojen na druhý datový vstup hradla (7), řídicí kanál (35.) mikroprocesorového řídicího systému (1) je připojen na vstup řídicího obvodu (6) hradla (7), jehož výstup je připojen na blokovací vstup hradla (7), ovládací kanál (36) mikroprocesorového řídicího systému (1) je připojen na ovládací vstup bloku (22) obráběcího stroje, jehož informační kanál (37)
    208 227 je připojen nu informační vstup mikroprocesorového řídicího systému (i).
CS169580A 1980-03-12 1980-03-12 Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje CS208227B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS169580A CS208227B1 (cs) 1980-03-12 1980-03-12 Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS169580A CS208227B1 (cs) 1980-03-12 1980-03-12 Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje

Publications (1)

Publication Number Publication Date
CS208227B1 true CS208227B1 (cs) 1981-09-15

Family

ID=5351968

Family Applications (1)

Application Number Title Priority Date Filing Date
CS169580A CS208227B1 (cs) 1980-03-12 1980-03-12 Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje

Country Status (1)

Country Link
CS (1) CS208227B1 (cs)

Similar Documents

Publication Publication Date Title
US5350954A (en) Macrocell with flexible product term allocation
EP0380456B1 (en) Field programmable logic and analogic integrated circuit
US5473266A (en) Programmable logic device having fast programmable logic array blocks and a central global interconnect array
US5341044A (en) Flexible configuration logic array block for programmable logic devices
US5796269A (en) Composable memory array for a programmable logic device and method for implementing same
EP0746107A3 (en) Programmable logic cell
JPS5611510A (en) Numerical control system
KR950034751A (ko) 재구성가능한 응용 전용 장치
EP0077404A1 (en) Data processing system
KR870009383A (ko) 여분의 회로부를 가지는 반도체 메모리 소자
US4761570A (en) Programmable logic device with programmable signal inhibition and inversion means
EP0217937B1 (en) Memory control circuit permitting microcomputer system to utilize static and dynamic rams
CS208227B1 (cs) Zapojení pro rozšíření datového slova o jeden bit paměti programu mikroprocesorového řídicího systému pro obráběcí stroje
IE56337B1 (en) Integrated circuit comprising field effect transistors and a programmable read-only memory
JPH0611113B2 (ja) プログラマブル論理素子
EP0238125A3 (en) Programmable sequencer
US4952934A (en) Field programmable logic and analogic integrated circuit
KR900003884A (ko) 대규모 반도체 집적회로 장치
US5555267A (en) Feedforward control system, method and control module
EP0199890B1 (en) A self-sequencing logic circuit
TW207576B (en) Input and retrieval selection electric circuit of column repair
US6101132A (en) Block RAM with reset
GB2221112A (en) Integrated read and programming row driver.
SU1661774A1 (ru) Устройство дл адресации блоков пам ти
SU1422366A1 (ru) Резервированный триггер