CS205237B1

CS205237B1 - Connexion of circuits for control of frame scannig generators

Info

Publication number: CS205237B1
Application number: CS556279A
Authority: CS
Inventors: Drahomir Hrdlicka
Original assignee: Drahomir Hrdlicka
Priority date: 1979-08-14
Filing date: 1979-08-14
Publication date: 1981-05-29

Description

Vynález se týká zapojení obvodů pro řízení rozkladových generátorů v obrazovkovém displeji, kdy elektronový paprsek na stínítku obrazovky vytváří pro každý znak meandrovítý obrazec.The invention relates to circuitry for controlling decomposition generators in a screen display, wherein the electron beam on the screen of the screen produces a meandering pattern for each character.

V oboru výpočetní techniky se pro styk operátora s počítačem používá zobrazovací jednotky, nejčastěji s obrazovkou s elektromagnetickým vychylováním, na jejímž stínítku se jasovou modulací dosáhne zobrazení požadovaných znaků. Často se používá způsob zobrazování abecedně-číslicových znaků pomocí bodového rastru, který se vytváří obdobně jako u televizních přijímačů, kdy elektronový paprsek je vychylován od jednoho, např. levého okraje stínítka obrazovky k pravému okraji, přičemž zpětného běhu od pravého okraje k levému se k zobrazování neužívá. Tento způsob vychylování elektronového paprsku na stínítku obrazovky a obvodová zapojení rozkladových generátorů jsou známá z televizní techniky.In the field of computer technology, the display unit is used for the operator's contact with the computer, most often with a screen with electromagnetic deflection, on whose screen the luminance modulation reaches the display of the required characters. Often a method of displaying alphanumeric characters by means of a dot grid is used, similar to television receivers, where the electron beam is deflected from one, eg, the left edge of the screen screen to the right edge, with the reverse running from the right edge to the left edge. not using. This method of deflecting the electron beam on the screen and the circuitry of the decomposition generators are known in the art of television.

Podstatnou nevýhodou způsobu zobrazování abecedně-číslicových znaků pomocí televizního rastru je skutečnost, že zobrazovací jednotka musí obsahovat parně? typu RAM, tj. Random Acces Memory, jejíž kapacita musí odpovídat kapacitě zobrazovaných znaků na stínítku obrazovky. Kód zobrazovaného znaku je obvykle šesti- až osmibitový, tzn. že pro kapacitu zobrazení 1 024 znaků je třeba parně? 1 024 x 8 bitů s potřebnými ovládacími obvody. Cena paměti RAM tvoří podstatnou složku ceny zobrazovací jednotky.A significant disadvantage of the method of displaying alphanumeric characters by means of a television raster is that the display unit must contain steam? type of RAM, ie Random Access Memory, whose capacity must correspond to the capacity of the characters displayed on the screen. The code of the displayed character is usually six to eight bits, ie. that for a display capacity of 1,024 characters, you need a steam? 1,024 x 8 bits with required control circuits. The cost of RAM is an essential component of the cost of the display unit.

Naproti tomu jsou známé systémy pro vychylování elektronového paprsku, např. podleIn contrast, electron beam deflection systems are known, e.g.

AO 1 79 243, kdy paprsek na stínítku je vytvářen meandrovitě a zobrazovaný znak je zobrazen postupně, ale v jednom uceleném časoyém intervalu. Kód znaku pro zobrazovací jednotku je předán procesorovou jednotkou jen na dobu zobrazování znaku, tzn.- že parně? zobrazovací jednotky má kapacitu pouze 1 x 8 bitů, čímž dochází ke značné úspoře objemu pamětové jed205237 notky obrazovkového displeje. Rovněž tak řízení a ovládání paměti pro kód jednoho znaku je podstatně jednodušší, než vyžaduje např. paměl 1K8. Další nevýhodou zobrazování abecedně-číslicpvých znaků pomocí televizního rastru je skutečnost, že každý znak je zobrazován diskrétně, tzn. že znak je zobrazován tak, že se v prvním řádku zobrazí prvních, např. pět bodů prvního znaku, pak pět bodů druhého znaku, až nakonec pět bodů posledního znaku v textovém řádku displeje, pak následuje zpětný běh paprsku, který je třeba zatemnit, načež následuje zobrazeni druhého řádku rastru, kde se zobrazí druhých pět bodů prvního znaku, pak druhých pět bodů druhého znaku, až nakonec druhých pět bodů posledního znaku atd.AO 1 79 243, in which the beam on the screen is formed meanderingly and the displayed character is displayed sequentially, but at a single time interval. The character code for the display unit is passed to the processing unit only for the time of displaying the character, i.e., steam? The display unit has a capacity of only 1 x 8 bits, which greatly saves the memory poison of the screen display pad. Also, managing and controlling memory for a single character code is considerably simpler than that required for example by 1K8 memory. Another disadvantage of displaying alphanumeric characters by means of a television raster is that each character is displayed discreetly; that the character is displayed so that the first line is displayed in the first line, eg five points of the first character, then five points of the second character, and finally the five points of the last character in the text line of the display, followed by followed by the display of the second raster line, where the second five points of the first character are displayed, then the second five points of the second character, and finally the second five points of the last character, etc.

Z uvedeného vyplývá, že paměí RAM s kódem zobrazovaných znaků musí být pro zobrazení jednoho textového řádku znaků vybírána, např. sedmkrát, zobrazuje-li se podle uváděného příkladu v bodovém rastru znaku 5x7. Tato skutečnost klade značné nároky na rychlost řídicích obvodů paměti i paměí samotnou, která musí být sestavena z prvků s krátkou vybavovací dobou, nemá-li docházet ke zkreslení informace. Složitost řídicích obvodů pro rozkladové a výběrové obvody zobrazovací jednotky je úměrná složitému výběru kódu znaků.This implies that RAM with the code of the characters to be displayed must be selected to display one character text line, eg seven times, if it is displayed in a 5x7 dot pattern according to the example shown. This places considerable demands on the speed of the control circuits of the memory and the memory itself, which must be composed of elements with short tripping time in order to avoid information distortion. The complexity of the control circuits for the display and selection circuits of the display unit is proportional to the complex selection of the character code.

Uvedené nevýhody zapojení obvodů pro řízení rozkladových generátorů v obrazovkovém displeji s televizním rozkladem paprsku na stínítku obrazovky odstraňuje zapojení obvodů pro řízení rozkladových generátorů s meandrovitým vychylováním paprsku podle vynálezu, jehož podstata spočívá v tom, že první výstup prvního čítače je připojen na první vstup prvního hradla, třetí výstup prvního čítače je připojen na druhý vstup prvního hradla, přičemž jeho výstup je přiveden na prvni vstup prvního klopného obvodu a současně na vstup druhého invertoru, zatímco do druhého vstupu prvního klopného obvodu je připojen čtvrtý výstup třetího čítače, který je současně spojený s prvním vstupem druhého hradla, prvním vstupem sedmého hradla, druhým vstupem pátého hradla, druhým vstupem devátého hradla, druhým vstupem jedenáctého hradla, druhým vstupem třináctého hradla a druhým vstupem druhého horizontálního generátoru, přičemž do třetího vstupu prvního klopného obvodu je zapojen výstup derivačního obvodu, do jehož vstupu je připojen první výstup druhého čítače, který je rovněž připojen na druhý vstup druhého hradla a první vstup Šestého hradla, přičemž první výstup prvního klopného obvodu je přiveden na první vstup prvního horizontálního generátoru.The above-mentioned disadvantages of the wiring of control generators in the TV screen of the screen on the screen obviates the wiring of the control generators of the meandering beam deflection according to the invention, in which the first output of the first counter is connected to the first input of the first gate , the third output of the first counter is connected to the second input of the first gate, its output being applied to the first input of the first flip-flop and simultaneously to the input of the second inverter, while the second output of the first flip-flop is connected to the fourth output of the third counter the first entrance of the second gate, the first entrance of the seventh gate, the second entrance of the fifth gate, the second entrance of the ninth gate, the second entrance of the eleventh gate, the second entrance of the thirteenth gate, and the second entrance of the second horizontal gener a derivative circuit output is connected to the third input of the first flip-flop, the input of which is connected to the first output of the second counter which is also connected to the second input of the second gate and the first input of the Sixth gate; input of the first horizontal generator.

Na druhý vstup tohoto generátoru je připojen výstup druhého hradla, přičemž první inversní výstup, druhý inversní výstup a třetí inversní výstup druhého čítače jsou připojeny na první vstup, druhý vstup a třetí vstup třetího hradla, zatímco jeho výstup je přes první invertor připojen výstupem tohoto invertoru na první vstup pátého hradla a současně na třetí vstup jedenáctého hradla, přičemž výstup pátého hradla je přiveden na první vstup druhého horizontálního generátoru, jehož výstup je přes druhý odpor spojen v prvním uzlu s prvním odporem. Ten je připojen na výstup prvního horizontálního generátoru, přičemž do prvního uzlu je současně připojen jeden vývod prvního proměnného odporu, jehož druhý vývod je spojen s bodem pro nulový potenciál.A second gate output is connected to the second input of the generator, the first inverse output, the second inverse output and the third inverse output of the second counter being connected to the first input, the second input and the third input of the third gate while its output is connected through the inverter output. to the first input of the fifth gate and simultaneously to the third input of the eleventh gate, the output of the fifth gate being connected to the first input of the second horizontal generator, the output of which is connected via a second resistor to the first resistor via the second node. It is connected to the output of the first horizontal generator, whereby at the same time one terminal of the first variable resistor is connected to the first node, the second terminal of which is connected to the point for zero potential.

Druhý výstup a třetí výstup druhého čítače jsou spojeny s druhým vstupem a třetím vstupem šestého hradla, přičemž jeho výstup je připojen na druhý vstup sedmého hradla a současně na vstup třetího invertoru a třetí vstup třináctého hradla, jehož výstup je připojen na první vstup druhého vertikálního generátoru, zatímco druhý vstup tohoto druhého vertikálního generátoru je spojen s výstupem čtrnáctého hradla, jehož první vstup je spojen s čtvrtým inversním výstupem třetího čítače, přičemž druhý vstup čtrnáctého hradla je spojen s výstupem dvanáctého hradla, na jehož první vstup je připojen výstup třetího čítače.The second output and third output of the second counter are coupled to the second input and third input of the sixth gate, the output of which is connected to the second input of the seventh gate and simultaneously to the input of the third inverter and the third input of the thirteenth gate. while the second input of the second vertical generator is coupled to the output of the fourteenth gate, the first input of which is connected to the fourth inverse output of the third counter, the second input of the fourteenth gate is connected to the output of the twelfth gate.

První výstup, druhý výstup a třetí výstup čtvrtého čítače jsou spojeny s druhým vstupem, třetím vstupem a čtvrtým vstupem dvanáctého hradla, přičemž výstup druhého invertoru je spojen s třetím vstupem sedmého hradla a současně s prvním vstupem devátého hradla, prvním vstupem jedenáctého hradla a prvním vstupem třináctého hradla, přičemž výstup sedmého hradla je připojen na první vstup prvního vertikálního generátoru, zatímco na druhý vstup tohoto prvního vertikálního generátoru je připojen inversní výstup druhého klopného obvodu, na jehož první vstup je připojen výstup devátého hradla, jehož třetí vstup je spojen s výstupem tře3 tího invertoru, přičemž na druhý vstup druhého klopného obvodu je připojen výstup jedenáctého hradla, zatímco výstup prvního vertikálního generátoru je přes čtvrtý odpor spojen ve druhém uzlu s pátým odporem, který je připojen na výstup druhého vertikálního generátoru, přičemž do druhého uzlu je současně připojen jeden vývod druhého proměnného odporu, jehož druhý vývod je spojen s bodem pro nulový potenciál.The first output, second output, and third output of the fourth counter are coupled to the second input, third input, and fourth input of the twelfth gate, the second inverter output being coupled to the third input of the seventh gate and simultaneously to the first input of the ninth gate, first input of the eleventh gate and first input the thirteenth gate, the output of the seventh gate being connected to the first input of the first vertical generator, while the second input of the first vertical generator is connected to the inverse output of the second flip-flop whose first input is connected to the output of the ninth gate; the output of the eleventh gate is connected to the second input of the second flip-flop, while the output of the first vertical generator is connected via the fourth resistor at the second node to the fifth resistor connected to the output of the second vertical generator and a second terminal of the second variable resistor is connected to the second node, the other terminal of which is connected to a zero potential point.

Výhodou zapojení obvodů pro řízení rozkladových generátorů v obrazovkovém displeji podle vynálezu je jejich jednoduchost. Sériové vytváření znaku v jednom uceleném časovém intervalu umožňuje lepší využiti procesorové jednotky, která je v době zobrazování znaku uvolněna pro jiné účely. Výhodou popsaného zapojeni je rovněž to, že kód znaku je přiveden do paměti znaku jen krátkodobě a jednorázově.An advantage of the circuitry for controlling the disintegration generators in the screen display according to the invention is their simplicity. Serial character creation in one coherent time interval allows better utilization of the processing unit, which is released for other purposes at the time the character is displayed. An advantage of the described circuitry is also that the character code is only stored in the character memory for a short time and once.

Příklad zapojeni obvodů pro řízení rozkladových generátorů v obrazovkovém displeji je uveden na výkrese, kde je převážně užito hradel typu negace součinu.An example of circuitry for controlling disintegration generators in the on-screen display is given in the drawing, where the product negation type gates are mainly used.

V uvedeném příkladě zapojení je nakreslen základní oscilátor OSC. který na svém výstupu 001 generuje synchronizační impulsy, přiváděné do vstupu 002 prvního čítače CT1. na jehož výstupu 006 se získávají časově dělené impulsy, které se přivádí na vstup 007 druhého čítače CT2. jehož výstup 014 je spojen se vstupem 015 třetího čítače CT3. na jehož výstupu 021 se generují impulsy přiváděné do vstupu 022 čtvrtého čítače CT4. Čítače CT1. CT2, CT3 a CT4 tvoří kaskádu děličů kmitočtu. První výstup 003 prvního čítače CT1 je připojen na první vstup 11 prvního hradla H1 , třetí výstup 005 prvního čítače CT1 je připojen na druhý vstup 12 prvního hradla H1_, přičemž jeho výstup 13 je přiveden na první vstup Κ11 prvního klopného obvodu K01 a současně na vstup 81 druhého invertoru H8, zatímco do druhého vstupu K12 prvního klopného obvodu K01 je připojen čtvrtý výstup 019 třetího čítače CT3. Ten je současně spojený s prvním vstupem 21 druhého hradla H2, prvním vstupem 71 sedmého hradla H7. druhým vstupem 52 pátého hradla H5. druhým vstupem 92 devátého hradla H9. druhým vstupem 112 jedenáctého hradla H11. druhým vstupem 132 třináctého hradla H13 a druhým vstupem 162 druhého horizontálního generátoru HG2. přičemž do třetího vstupu K13 prvního klopného . obvodu K01 je zapojen výstup 192 derivačního obvodu DO, do jehož vstupu 191 je připojen první výstup 008 druhého čítače CT2. který je rovněž připojen na druhý vstup 22 druhého hradla H2 a první vstup 61 šestého hradla H6, přičemž první výstup K14 prvního klopného obvodu K01 je přiveden na první vstup 151 prvního horizontálního generátoru HG1. zatímco na druhý vstup 152 tohoto generátoru je připojen výstup 23 druhého hradla H2. přičemž první inversní výstup 009. druhý inversní výstup 011 a třetí inversní výstup 013 druhého čítače CT2 jsou připojeny na první vstup 31 . druhý vstup 32 a třetí vstup 33 třetího hradla H3. zatímco jeho výstup 34 je přes první invertor H4 připojen výstupem 42 tohoto invertoru na první vstup 51 pátého hradla H5 á současně na třetí vstup 113 jedenáctého hradla H11. přičemž výstup 53 pátého hradla H5 je přiveden na první vstup 161 druhého horizontálního generátoru HG2.In the example shown, the basic OSC oscillator is drawn. which, at its output 001, generates the synchronization pulses supplied to input 002 of the first counter CT1. at whose output 006 time-divided pulses are obtained, which are applied to input 007 of the second counter CT2. whose output 014 is connected to input 015 of the third counter CT3. at whose output 021 the pulses are supplied to input 022 of the fourth counter CT4. CT1 counters. CT2, CT3 and CT4 form a cascade of frequency dividers. The first output 003 of the first counter CT1 is connected to the first input 11 of the first gate H1, the third output 005 of the first counter CT1 is connected to the second input 12 of the first gate H1, its output 13 is connected to the first input Κ11 of the first flip-flop K01. 81 of the second inverter H8, while the fourth output 019 of the third counter CT3 is connected to the second input K12 of the first flip-flop K01. It is simultaneously connected to the first inlet 21 of the second gate H2, the first inlet 71 of the seventh gate H7. through the second entrance 52 of the fifth gate H5. through the second entrance 92 of the ninth gate H9. through the second entrance 112 of the eleventh gate H11. a second input 132 of the thirteenth gate H13 and a second input 162 of the second horizontal generator HG2. wherein the third entry K13 of the first flip-flop. The output 192 of the derivative circuit DO is connected to the circuit K01, to whose input 191 the first output 008 of the second counter CT2 is connected. which is also connected to the second input 22 of the second gate H2 and the first input 61 of the sixth gate H6, the first output K14 of the first flip-flop K01 being applied to the first input 151 of the first horizontal generator HG1. while output 23 of second gate H2 is connected to second input 152 of this generator. wherein the first inverse output 009, the second inverse output 011, and the third inverse output 013 of the second counter CT2 are connected to the first input 31. the second inlet 32 and the third inlet 33 of the third gate H3. while its output 34 is connected through the first inverter H4 through the inverter output 42 to the first input 51 of the fifth gate H5 and simultaneously to the third input 113 of the eleventh gate H11. wherein the output 53 of the fifth gate H5 is applied to the first input 161 of the second horizontal generator HG2.

Jeho výstup 163 je přes druhý odpor R2 spojen v prvním uzlu A s prvním odporem R1. který je připojen na výstup 153 prvního horizontálního generátoru HG1. přičemž do prvního uzlu A je současně připojen jeden vývod prvního proměnného odporu R3. jehož druhý vývod je spojen s bodem pro nulový potenciál, zatímco na odbočce prvního proměnného odporu R3 se generuje výsledný horizontální signál VHS. Druhý výstup 010 a třetí výstup 012 druhého čítače GT2 jsou spojeny s druhým vstupem 62 a třetím vstupem 63 šestého hradla H6, přičemž jeho vý stup 64 je připojen na druhý vstup 72 sedmého hradla H7 a současně na vstup 101 třetího invertoru H10 a třetí vstup 133 třináctého hradla H13. jehož výstup 134 je připojen na první vstup 181 druhého vertikálního generátoru YG2.Its output 163 is coupled via the second resistor R2 at the first node A to the first resistor R1. which is connected to the output 153 of the first horizontal generator HG1. wherein one terminal of the first variable resistor R3 is simultaneously connected to the first node A. whose second terminal is connected to a point for zero potential, while at the tap of the first variable resistor R3 the resulting horizontal VHS signal is generated. The second output 010 and the third output 012 of the second counter GT2 are connected to the second input 62 and the third input 63 of the sixth gate H6, its output 64 being connected to the second input 72 of the seventh gate H7 and simultaneously to the input 101 of the third inverter H10 and the third input 133 thirteenth gate H13. whose output 134 is connected to the first input 181 of the second vertical generator YG2.

Druhý vstup 182 tohoto druhého vertikálního generátoru je spojen s výstupem 143 čtrnác tého hradla H14. jehož první vstup 141 je spojen s čtvrtým inversním výstupem 020 třetího čítače CT3. přičemž druhý vstup 142 čtrnáctého hradla H14 je spojen s výstupem 125 dvanácté ho hradla H12, na jehož první vstup 121 je připojen výstup 021 třetího čítače CT3. První výstup 023., druhý výstup 024 a třetí výstup 025 čtvrtého čítače GT4 jsou spojeny s druhým vstupem 122. třetím vstupem 123 a čtvrtým vstupem 124 dvanáctého hradla H12. přičemž výstup 82 druhého invertoru H8 je spojen s třetím vstupem 73 sedmého hradla H7 a současně s prvním vstupem 91 devátého hradla H9. prvním vstupem 111 jedenáctého hradla H11 a prvním vstupem Ul třináctého hradla H13. přičemž výstup 74 sedmého hradla H7 je připojen na první vstup 171 prvního vertikálního generátoru VG1. zatímco na druhý vstup 172 tohoto prvního vertikálního generátoru je připojen inversní výstup K24 druhého klopného obvodu K02. na jehož první vstup K21 je připojen výstup 94 devátého hradla H9. jehož třetí vstup 93 je spojen s výstupem 102 třetího invertoru H10. Na druhý vstup K22 druhého klopného obvodu K02 je připojen výstup 114 jedenáctého hradla H11. zatímco výstup 173 prvního vertikálního generátoru VG1 je přes čtvrtý odpor R4 spojen ve druhém uzlu B s pátým odporem R5. který je připojen na výstup 183 druhého vertikálního generátoru VG2. přičemž do druhého uzlu B je současně připojen jeden vývod druhého proměnného odporu R6. jehož druhý vývod je spojen s bodem pro nulový potenciál, zatímco na odbočce druhého proměnného odporu R6 se generuje výsledný vertikální signál WS.The second inlet 182 of this second vertical generator is connected to the output 143 of the fourteenth gate H14. whose first input 141 is connected to the fourth inverse output 020 of the third counter CT3. wherein the second input 142 of the fourteenth gate H14 is coupled to the output 125 of the twelfth gate H12, to the first input 121 of which the output 021 of the third counter CT3 is connected. The first output 023, the second output 024 and the third output 025 of the fourth counter GT4 are coupled to the second input 122, the third input 123 and the fourth input 124 of the twelfth gate H12. wherein the output 82 of the second inverter H8 is connected to the third input 73 of the seventh gate H7 and simultaneously to the first input 91 of the ninth gate H9. the first entrance 111 of the eleventh gate H11 and the first entrance U1 of the thirteenth gate H13. wherein the output 74 of the seventh gate H7 is connected to the first input 171 of the first vertical generator VG1. whereas the invert output K24 of the second flip-flop K02 is connected to the second input 172 of the first vertical generator. to whose first input K21 the output 94 of the ninth gate H9 is connected. whose third input 93 is coupled to the output 102 of the third inverter H10. Output 114 of the eleventh gate H11 is connected to the second input K22 of the second flip-flop K02. whereas the output 173 of the first vertical generator VG1 is coupled via the fourth resistor R4 at the second node B to the fifth resistor R5. which is connected to the output 183 of the second vertical generator VG2. wherein one terminal of the second variable resistor R6 is simultaneously connected to the second node B. whose second terminal is connected to the zero potential point, while at the tap of the second variable resistor R6, the resulting vertical signal WS is generated.

Claims

SUBJECT OF THE INVENTION

Circuit breakdown generator control circuitry, consisting of a clock pulse generator, frequency dividers, flip-flops and logic circuits, characterized in that the first output (003) of the first counter (CT1) is connected to the first input (11) of the first gate ( H1), the third output (005) of the first counter (CT1) is connected to the second input (12) of the first gate (H1), its output (13) being connected to the first input (K11) of the first flip-flop (K01) and input (81) of the second inverter (H8), while the second input (K12) of the first flip-flop (KOI) is connected to the fourth output (019) of the third counter (CT3), which is simultaneously connected to the first input (21) of the second gate (H2 ), first input (71) of the seventh gate (H7), second input (52) of the fifth gate (H5), second input (92) of the ninth gate (H9), second input (112) of the eleventh gate (H11), second input (132 ) thirteenth gate (H 13) and a second input (162) of the second horizontal generator (HG2), the third input (K13) of the first flip-flop (KOI) connecting the output (192) of the derivative circuit (DO) to the input (191) of the first output A second counter (CT2) that is also connected to the second input (22) of the second gate (H2) and the first input (61) of the sixth gate (H6), the first output (K14) of the first flip-flop (KOI) a first input (151) of the first horizontal generator (HG1), while a second gate (H2) output (23) is connected to the second input (152) of this generator, the first inverse output (009), the second inverse output (011) and the third the inverse output (013) of the second counter (CT2) is connected to the first input (31), the second input (32) and the third input (33) of the third gate (H3), while its output (34) is connected via the first inverter (H4) output (42) of this inverter to the first input (51) of the fifth gate and (H5) and at the same time to the third input (113) of the eleventh gate (H11), the output (53) of the fifth gate (H5) being connected to the first input (161) of the second horizontal generator (HG2). a second resistor (R2) coupled at the first node (A) to a first resistor (R1) which is connected to the output (153) of the first horizontal generator (HG1), wherein one terminal of the first variable resistor ( R3), whose second terminal is connected to a zero potential point, while the second output (010) and the third output (0,12) of the second counter (CT2) are connected to the second input (62) and the third input (63) of the sixth gate ( H6), its output (64) being connected to the second input (72) of the seventh gate (H7) and simultaneously to the input (101) of the third inverter (H10) and the third input (133) of the thirteenth gate (R13) ) is connected to the first input (181) of the second vertical generator (VG2), while the o the second input (182) of the second vertical generator is connected to the output (143) of the fourteenth gate (H14), the first input (141) of which is connected to the fourth inverse output (020) of the third counter (CT3); the fourteenth gate (H14) is connected to the output (125) of the twelfth gate (H12), to whose first input (121) the output (021) of the third counter (CT3) is connected, while the first output (023), the second output (024) and the third output (025) of the fourth counter (CT4) is coupled to the second input (122), the third input (123) and the fourth input (124) of the twelfth gate (H12), the output (82) of the second inverter (H8) connected to the third the input (73) of the seventh gate (H7) and simultaneously, with the first input (91) of the ninth gate (H9), the first input (111) of the eleventh gate (H11) and the first input (131) of the thirteenth gate (H13); ) of the seventh gate (H7) is connected to the first input (171) of the first vertical an inverse output (K24) of the second flip-flop (K02), to the first input (K21) of which the ninth gate output (94) is connected (VG1), whose third input (93) is connected to the output (102) of the third inverter (H10), the second input (K22) of the second flip-flop (K02) being connected to the output (114) of the eleventh gate (H11), the vertical generator (VG1) is connected via the fourth resistor (R4) in the second node (B) to the fifth resistor (R5), which is connected to the output (183) of the second vertical generator (VG2), one terminal of the second variable resistor (R6) is connected, the other terminal of which is connected to the zero potential point.