CS203304B1 - Tilting circuit edge lowered and treated against the metastabil condition - Google Patents
Tilting circuit edge lowered and treated against the metastabil condition Download PDFInfo
- Publication number
- CS203304B1 CS203304B1 CS69278A CS69278A CS203304B1 CS 203304 B1 CS203304 B1 CS 203304B1 CS 69278 A CS69278 A CS 69278A CS 69278 A CS69278 A CS 69278A CS 203304 B1 CS203304 B1 CS 203304B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- flop
- flip
- input
- terminal
- output
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
Vynález řeší zapojení klopného obvodu spouštěného hranou a jeho ošetření proti metastabilním stavům za účelem vyloučení nahodilých chyb, které vznikají následkem metastabilních stavů v klopných obvodech.The invention solves the connection of an edge-triggered flip-flop and its treatment against metastable conditions in order to avoid accidental errors resulting from metastable conditions in flip-flops.
Dosud známé a používané klopné obvody vykazují nahodilé ohyby, jestliže jejich vstupní signály jsou vzájemně asynchronní. Mění-li se například u klopného obvodu MH74S74 vstupní data současně s kladnou hranou hodinového pulsu, vznikne v klopném obvodu metastabilní stav, v němž obě výstupní napětí mají nedefinované hodnoty a ,to po dobu blíže nespecifikovanou — řádově až stovek ns. Tento problém se až dosud řeší například tak, že se za sebou zařadí dostatečný počet klopných obvodů,což je však nákladné, kromě toho narůstá celkové zpoždění v kaskádě a pravděpodobnost chyby se tím pouze zmenšuje, ale neodstraňuje úplně. Jiný známý způsob řešení používá dostatečně velké zpoždění — řádově stovek ns — k zablokování výstupního napětí Šířícího se z výstupů klopného obvodu. Tím se však zavádí stále značně velké zpoždění zpomalující činnost systému.Previously known and used flip-flops exhibit random bends when their input signals are asynchronous to each other. For example, if the input data of the MH74S74 flip-flop changes at the same time as the positive edge of the clock pulse, a metastable state occurs in the flip-flop in which both output voltages have undefined values of up to hundreds of ns. This problem has hitherto been solved, for example, by incorporating a sufficient number of flip-flops, but this is expensive, moreover, the overall cascade delay increases and the probability of error is only reduced but not eliminated altogether. Another known method uses a sufficiently large delay - of the order of hundreds of ns - to block the output voltage propagating from the flip-flop outputs. However, this still imposes a still very large delay, slowing down the operation of the system.
Uvedené nevýhody odstraňuje zapojení klopného obvodu spouštěného hranou a ošetřeného1 proti metastabilním stavům po2 dle vynálezu, jehož podstata spočívá v tom, že k výstupním svorkám vstupního klopného obvodu jsou připojeny vstupní svorky detektoru metastabilních stavů a první vstupní svorky prvního a druhého logického součtového hradla, jejichž druhé vstupní svorky jsou spolu s hradlovaci svorkou vstupního klopného obvodu spojeny s výstupní svorkou detektoru metastabilních' stavů a jejichž výstupní svorky jsou; připojeny k první a druhé vstupní svorce -výstupního klopného obvodu. Jeho výstupní svorky jsou výstupními svorkami celého’ zapojení a hradlovaci svorka detektoru metastabilních stavů tvoří hodinovou svorku celého zapojení. V jiném provedení může první a druhý logický součtový obvod být součástí výstupního klopného obvodu. Rovněž může být první vstupní svorka vstupního klopného obvodu spojena se vstupní svorkou negačního hradla, jehožvýstupní svorka je připojena ke druhé vstupní svorce vstupního klopného obvodu.These disadvantages are eliminated by the connection of an edge-triggered flip-flop 1 treated according to the invention, wherein the input terminals of the input flip-flop are connected to the input terminals of the metastable condition detector and the first input terminals of the first and second logic summation gates. the second input terminals are coupled to the gate of the input flip-flop with a metastable state detector output terminal and whose output terminals are; connected to the first and second input terminals of the output flip-flop. Its output terminals are the output terminals of the entire wiring and the gating terminal of the metastable state detector forms the clock terminal of the entire wiring. In another embodiment, the first and second logic summation circuits may be part of an output flip-flop. Also, the first input terminal of the input flip-flop may be connected to the input terminal of the negation gate, the output terminal of which is connected to the second input terminal of the input flip-flop.
Výhodou řešení podle vynálezu je jeho jednoduchost a velká pracovní rychlost, jakož -i spolehlivost dosažená úplným potlačením nahodilých chyb. Zapojení klopného obvodu spouštěného hranou používá k ošetření proti metastabilním stavům jednoduchý detektor metastabilních stavů, kterým se výstupy klopného obvodu zablokují na dobu. trvání případně vzniklého metastabilního stavu.The advantage of the solution according to the invention is its simplicity and high working speed, as well as the reliability achieved by completely suppressing accidental errors. The edge-triggered flip-flop connection uses a simple metastable condition detector to treat metastable conditions to block out-of-time flip-flop outputs. duration of eventually metastable state.
Na připojeném obrázku la je'znázorněno schéma zapojení podle vynálezu, na obr. lb jsou znázorněny průběhy napětí, 'na obr. 2 jedno možňé provedení detektoru metastabilních stavů a na obr. 3 je znázorněno provedení D-klopného obvodu;Figure 1b shows the circuit diagram of the invention, Figure 1b shows voltage waveforms, Figure 2 shows one possible embodiment of a metastable state detector, and Figure 3 shows an embodiment of a D-flip-flop;
Zapojení na obr. la sestává ze známého klopného obvodu 1 typu R—S—T, k jehož výstupním svorkám 13, 14 je svými vstupními svorkami 20, 21 připojen detektor metastabilních stavů 2, jehož vnitřní zapojení je rovněž známé. Jeho výstupní svorka 23 je připojena jednak k hradlovací svorce 12 klopného obvodu 1, jednak ke druhým vstupním svorkám 30 a 40 prvního a druhého logického součtového obvodu 3 a 4. jejich první vstupní svorky 31 a 41 jsou .připáleny rovněž k výstupním svorkám 13 a 14 klopného obvodu 1 a jejich výstupní svorky 32 a 42 jsou připojeny k první a druhé vstupní svorce 50 a 51 výstupního klopného obvodu 5 zapojeného známým způsobem. Hradlovací svorka 22 detektoru metastabilních stavů 2 tvoří hodinovou svorku celého zapojení a první vstupní svorka 10 . a druhá vstupní svorka 11 vstupního klopného obvodu ΐ tvoří vstupní svorky celého zapojení.The circuit in FIG. 1a consists of a known R-S-T type flip-flop 1, to whose output terminals 13, 14 a metastable state detector 2 is connected by its input terminals 20, 21, the internal connection of which is also known. Its output terminal 23 is connected both to the gate terminal 12 of the flip-flop 1 and to the second input terminals 30 and 40 of the first and second logical total circuits 3 and 4. their first input terminals 31 and 41 are also burned to the output terminals 13 and 14 The flip-flop 1 and their output terminals 32 and 42 are connected to the first and second input terminals 50 and 51 of the output flip-flop 5 connected in a known manner. The gating terminal 22 of the metastable detector 2 forms the clock terminal of the entire wiring and the first input terminal 10. and the second input terminal 11 of the input flip-flop ΐ constitutes the input terminals of the entire circuit.
Průběhy napětí 010, 011, 122, 023, 015, 016, 013, 014, 050, 051, 052, 053, na svorkách 10, 11, 22, 23, 15, 16, 13, 14, 50, 51, 52 a 53 jsou znázorněny v časovém diagramu na obr, lb. Zapojení na obr. la pracuje následujícím způsobem: předpokládejme, že ha vstupní svorku 1. je přivedena negace napětí ze svorky 10 a že detektor metastabilních stavů 2 je proveden tak, že nulové napětí na jeho hradlovací svorce 22 vyvolá kladné napětí na jeho výstupní svorce 23.Voltage waveforms 010, 011, 122, 023, 015, 016, 013, 014, 050, 051, 052, 053, at terminals 10, 11, 22, 23, 15, 16, 13, 14, 50, 51, 52 and 53 are shown in the timing diagram of FIG. 1b. The wiring in FIG. 1a operates as follows: assume that the negation of voltage from terminal 10 is applied to the input terminal 1. and that the metastable state detector 2 is designed such that a zero voltage at its gating terminal 22 causes a positive voltage at its output terminal 23. .
Má-li vstupní nulové napětí 010 dostatečný předstih před vzestupnou hranou napětí 022, jak jě tomu v prvním případě, pak nulový puls. napětí 016 je dostatečně široký ke spolehlivému překlopení vstupního klopného obvodu 1 do stavu s kladným napětím 014 a nulovým napětím 013. Teprve vzestupnou hranou napětí 022 je ukončen kladný puls napětí 023, neboť detektor 2 začne pracovat jako napěťový komparátor, na jehož výstupní svorce 23 je nulové napětí, když rozdíl mezi napětím 013 a 014 je větší než práh citlivosti, jak je tomu ve stabilním stavu klopného obvodu 1.If the input zero voltage 010 is sufficiently ahead of the rising edge of the voltage 022, as in the first case, then the zero pulse. voltage 016 is wide enough to reliably flip the input flip-flop 1 into a positive voltage state 014 and zero voltage 013. Only the rising edge of voltage 022 terminates the positive pulse of voltage 023, since the detector 2 begins to operate as a voltage comparator at its output terminal 23 zero voltage when the difference between the voltages 013 and 014 is greater than the sensitivity threshold as in the stable state of the flip-flop 1.
Tím se vytvoří sestupná hrana napětí 050, která překlopí i výstupní klopný obvod 5 do stavu s kladným napětím 052 a nulovým napětím 053, Má-li však vstupní napětí 010 nedostatečný předstih před vzestupnou hranou napětí 022, jak je tomu v druhém případě, pak ve vstupním klopném obvodu 1 vznikne metastabilní stav, projevující se například jako soufázové oscilace obou napětí 013 a 014 v blízkosti referenčního napě4· tí. Pro ozřejmění jeho vzniku na okamžik předpokládejme, že vstupní svorky 20, 21 detektoru 2 jsou odpojeny.This creates a falling edge of voltage 050, which also tilts the output flip-flop 5 to a positive voltage state 052 and a zero voltage 053, but if the input voltage 010 is not sufficiently ahead of the rising edge of voltage 022, as in the second case, then The input flip-flop 1 creates a metastable state, manifesting itself, for example, as in-phase oscillations of both voltages 013 and 014 near the reference voltage. To illustrate its occurrence for a moment, assume that the input terminals 20, 21 of detector 2 are disconnected.
Puls napětí 022 by v tom případě končil se vzestupnou hranou napětí 022 a vytvořil by tak pouze úzký impuls napětí 015. (vyznačený na obr. lb tečkovaně], vyvolávající metastabilní stav. Na hradlovací svorce 22 je v té době však již kladné napětí 022, detektor metastabilních stavů 2 — již s připojenými svorkami 20, 21 — začne pracovat jako napěťový komparátor a na jeho výstupní svorce 23 zůstane proto kladné napětí 023, neboť rozdíl mezi oběma soufázovými napětími 013 a 014 je menší než práh citlivosti.The voltage pulse 022 would then end with the rising edge of the voltage 022, thus creating only a narrow voltage pulse 015 (indicated by the dotted line in FIG. 1), causing a metastable state. the metastable state detector 2 - already with the terminals 20, 21 connected - starts to operate as a voltage comparator, and therefore its output terminal 23 remains a positive voltage 023, since the difference between the two common phase voltages 013 and 014 is less than the sensitivity threshold.
Toto kladné napětí 023 pak spolu s kladným napětím 010 jednak pomáhá doklopit vstupní klopný obvod 1 do stabilního stavu, jednak zabraňuje překlopeni výstupního klopného, obvodu. 5. Teprve po skončení metastabilního stavu klesne výstupní napětí 023 detektoru 2 opět k nule a dovolí, aby se již ustálený stav vstupního klopného obvodu 1 přenesl do výstupního klopného obvodu 5.This positive voltage 023, together with the positive voltage 010, both helps to tilt the input flip-flop 1 to a stable state and prevents the output flip-flop from tipping over. 5. Only after the metastable state is finished, the output voltage 023 of the detector 2 drops back to zero and allows the already established state of the input flip-flop 1 to be transferred to the output flip-flop 5.
Gélé zapojení se tedy chová jako R—S klopný obvod spouštěný vzestupnou hranou napětí 022. Jeho výstupní napětí 052 a 053 jsou zcela prosta poruch, které by jinak způsobovala nedefinované výstupní napětí klopného obvodu 1 nacházejícího se v metastabilním stavu.Thus, the circuit gel behaves as an R-S flip-flop triggered by the rising edge of voltage 022. Its output voltages 052 and 053 are completely free of faults that would otherwise cause undefined output voltage of flip-flop 1 in a metastable state.
Detektor metastabilních stavů 2 je zapojen již známým způsobem, například jako analogový napěťový komparátor se dvěma expandéry typu MH7480, jak je tomu na obr. 2. Emitorová výstupní svorka 81 expandéru 8 je spojena se vstupní svorkou 21 expandéru 8, jehož emitorová výstupní svorka 91 je naopak spojena se vstupní svorkou 20 expandéru 8. Druhá vstupní svorka 82 expandéru 8 je spojena s druhou vstupní svorkou 92 expandéru 9 a tvoří hradlovací svorku 22 celého detektoru 2. Kolektorové výstupní svorky 83 a 94 obou expandérů jsou propojeny a tvoří výstupní svorku 23 detéktoru 2. 'The metastable state detector 2 is connected in a manner known per se, for example as an analog voltage comparator with two MH7480 type expanders, as in Fig. 2. The emitter output terminal 81 of the expander 8 is connected to the input terminal 21 of the expander 8 whose emitter output terminal 91 is on the contrary, it is connected to the input terminal 20 of the expander 8. The second input terminal 82 of the expander 8 is connected to the second input terminal 92 of the expander 9 and forms the gating terminal 22 of the entire detector 2. . '
Tento detektor 2 pracuje tak, že při nulovém napětí na svorce 22 jsou výstupní tranzistory obou expandérů uzavřeny a na svorce 23 je kladné napětí. Při kladném napětí na svorce 22 pracuje detektor 2 jako napěťový komparátor. Je-ii rozdíl mezi napětími na svorkách 20 a 21 větší než asi 0,7 V, je výstupní tranzistor jednoho z expandérů 8 a 9 otevřen, takže na výstupní svorce 23 je pak nízké úroveň napětí.This detector 2 operates so that at zero voltage at terminal 22 the output transistors of both expander are closed and at terminal 23 there is a positive voltage. At positive voltage at terminal 22, the detector 2 operates as a voltage comparator. If the difference between the voltages at terminals 20 and 21 is greater than about 0.7 volts, the output transistor of one of the expanders 8 and 9 is open so that the output terminal 23 then has a low voltage level.
Je-li zmíněný rozdíl menší než asi 0,4 V, není žádný z těchto tranzistorů otevřen a na výstupní svorce 23 je vysoká úroveň napětí.If the difference is less than about 0.4 V, none of these transistors is open and the output terminal 23 has a high voltage level.
Podle provedení detektoru metastabilních stavů mohou, být místo logických součtových hradel použita logická součinová hradla.Depending on the embodiment of the metastable state detector, logic product gates may be used instead of logical summation gates.
Výstupní klopný obvod 5 může být -zapo203304 jen ze dvou logických součtově-součinových negaČních hradel tak, že logické součtové obvody 3 a 4 jsou jeho součástí.The output flip-flop 5 may only be of two logic sum-product non-agglomerate gates such that logic summation circuits 3 and 4 are part of it.
Zapojení na obr. 3 sestává z negačního hradla 7 a klopného obvodu 6 typu R—S, jehož vnitřní zapojení je shodné se zapojením na obr. la. První vstupní svorka 10 je spojena se vstupní svorkou negačního hradla 7, jehož výstupní svorka je spojena s druhou vstupní svorkou 11. Celé zapojení pracuje jako D-klopný obvod spuštěný kladnou hranou hodinových pulsů přiváděných na hodinovou svorku 22 a ošetřený proti metastabilním stavům.The wiring in Fig. 3 consists of a negative gate 7 and a flip-flop 6 of the R-S type, the internal wiring of which is identical to the wiring in Fig. 1a. The first input terminal 10 is connected to the input terminal of the negation gate 7, whose output terminal is connected to the second input terminal 11. The entire circuit works as a D-flip-flop triggered by the positive edge of the clock pulses applied to the clock terminal 22 and treated against metastable conditions.
V jiném neznázorněném případě lze vstupní svorku 10 spojit s výstupní svorkou 52 a vstupní svorkou 11 s výstupní svorkou 53 výstupního klopného obvodu. 5. Celé zapojení pak pracuje jako dvojkový čítač, který může čítat libovolně široké pulsy napětí 022 a je ošetřen proti metastabilním stavům vznikajícím účinkem těch z čítaných pulsů, které mají nedostatečnou šířku. V takovém zapojení může být vstupní klopný obvod 1 proveden známým způsobem tak, že je ópaB třen další vstupní svorkou 10' a další vstupní svorkou 11‘. S nimi pak celé zapojení pracuje jako J—K klopný obvod spouštěný hranou a ošetřený proti metastabilním Stavům.In another example (not shown), the input terminal 10 can be connected to the output terminal 52 and the input terminal 11 to the output terminal 53 of the output flip-flop. 5. The whole circuit then works as a binary counter, which can count arbitrarily wide pulses of voltage 022 and is treated against metastable states arising from those of the counted pulses that have insufficient width. In such a circuit, the input flip-flop 1 can be designed in a known manner such that the opaBB is rubbed by another input terminal 10 'and another input terminal 11 ‘. With them, the whole circuit works as a J-K flip-flop triggered edge and treated against metastable states.
Vstupní klopný obvod, který je typu R—S—T, lze zapojit také tak, že je opatřen nastavovací, případně nulovací svorkou, kterou lze nastavovat, případně nulovat stav na jeho výstupních svorkách 13, 14. Jestliže se zapojí taková svorka známým způsobem přes vhodný zpožďovací člen na jednu z výstupních svorek 52, 53, pracuje zapojení jako monostabilní obvod spouštěný kladnou hranou a ošetřený proti účinkům metastabílních stavů.The input flip-flop, which is of the type R — S — T, can also be connected by having an adjusting or resetting terminal which can be adjusted or resetting its output terminals 13, 14. If such a terminal is connected in a known manner via A suitable delaying member on one of the output terminals 52, 53 operates as a monostable circuit triggered by a positive edge and treated against the effects of metastable states.
Zapojení podle vynálezu je určeno pro ty číslicové aplikace, kde se vyžaduje použití klopného obvodu spouštěného hranou a zpracovávajícího vzájemně asynchronní signály, jak je tomu například při vyhodnocování magnetického záznamu, při měření časových intervalů čítáním hodinových pulsů apod.The circuitry according to the invention is intended for those digital applications where an edge-triggered flip-flop is required to process mutually asynchronous signals, such as when evaluating a magnetic record, measuring time intervals by counting clock pulses and the like.
Claims (3)
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS69278A CS203304B1 (en) | 1978-02-02 | 1978-02-02 | Tilting circuit edge lowered and treated against the metastabil condition |
| DD21076179A DD142113A1 (en) | 1978-02-02 | 1979-02-01 | TOGGLE SWITCH THAT IS GIVEN BY AN IMPULSE EDGE AND PROTECTED AGAINST METASTABLE EXTRAS |
| SU792723850A SU892670A1 (en) | 1978-02-02 | 1979-02-02 | Flip-flop device |
| BG7942767A BG29418A1 (en) | 1978-02-02 | 1979-02-02 | Switching schema |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS69278A CS203304B1 (en) | 1978-02-02 | 1978-02-02 | Tilting circuit edge lowered and treated against the metastabil condition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS203304B1 true CS203304B1 (en) | 1981-02-27 |
Family
ID=5339509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS69278A CS203304B1 (en) | 1978-02-02 | 1978-02-02 | Tilting circuit edge lowered and treated against the metastabil condition |
Country Status (4)
| Country | Link |
|---|---|
| BG (1) | BG29418A1 (en) |
| CS (1) | CS203304B1 (en) |
| DD (1) | DD142113A1 (en) |
| SU (1) | SU892670A1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398105A (en) * | 1981-01-22 | 1983-08-09 | Signetics Corporation | Arbiter circuit |
| US4963772A (en) * | 1989-02-07 | 1990-10-16 | North American Philips Corp., Signetics Div. | Metastable-immune flip-flop arrangement |
-
1978
- 1978-02-02 CS CS69278A patent/CS203304B1/en unknown
-
1979
- 1979-02-01 DD DD21076179A patent/DD142113A1/en not_active IP Right Cessation
- 1979-02-02 BG BG7942767A patent/BG29418A1/en unknown
- 1979-02-02 SU SU792723850A patent/SU892670A1/en active
Also Published As
| Publication number | Publication date |
|---|---|
| DD142113A1 (en) | 1980-06-04 |
| BG29418A1 (en) | 1980-11-14 |
| SU892670A1 (en) | 1981-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4039858A (en) | Transition detector | |
| US4999528A (en) | Metastable-proof flip-flop | |
| US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
| US6864735B2 (en) | Circuit and method for regenerating reset and clock signals and high-speed digital system incorporating the same | |
| WO1993019529A1 (en) | Asynchronous-to-synchronous synchronizers, particularly cmos synchronizers | |
| USRE26082E (en) | Asynchronous binary counter register stage with flip-flop and gate utilizing plurality of interconnected (nor) log- ic circuits | |
| US3835336A (en) | Pulse width sensing circuit | |
| US6218868B1 (en) | Phase comparator | |
| JPS6323508B2 (en) | ||
| CS203304B1 (en) | Tilting circuit edge lowered and treated against the metastabil condition | |
| US5182468A (en) | Current limiting clamp circuit | |
| US3970867A (en) | Synchronous counter/divider using only four NAND or NOR gates per bit | |
| JPH01162010A (en) | Latch circuit | |
| US7293209B2 (en) | Split L2 latch with glitch free programmable delay | |
| US3983496A (en) | Pulse circuits | |
| US4072869A (en) | Hazard-free clocked master/slave flip-flop | |
| US4928290A (en) | Circuit for stable synchronization of asynchronous data | |
| US6621319B1 (en) | Edge-triggered toggle flip-flop circuit | |
| CA1086384A (en) | Negative r-s triggered latch | |
| US3138723A (en) | Dynamic storage circuit utilizing two tunnel diodes and reflective delay line | |
| US3523252A (en) | Transfer-storage stages for shift registers and like arrangements | |
| US11451217B2 (en) | Match-slave latch with skewed clock | |
| EP0203491B1 (en) | Bistable circuit | |
| EP0382938B1 (en) | Delay circuit | |
| US20020190771A1 (en) | Flip-flop with advantageous timing |