CS201722B1

CS201722B1 - Connection for the five-phase controlling of the memory

Info

Publication number: CS201722B1
Application number: CS437578A
Authority: CS
Inventors: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Original assignee: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Priority date: 1978-06-30
Filing date: 1978-06-30
Publication date: 1980-11-28

Description

(54) Zapojení pro pětifázové ovládání paměti(54) Connection for five-phase memory control

Vynález se týká zapojení pro pětifázové čtení a záznam dat do třívodičové koincidenční paměti s jednostranným diodovým výběrem při použití vybíjení parazitních kapacit, přičemž čtení první souřadnice X, čtení druhé souřadnice Y, zápis, blokování a vybíjení se provádí v pěti fázích.The invention relates to a circuit for five-phase reading and data recording in a three-wire coincidence memory with one-sided diode selection using parasitic capacitance discharge, wherein reading the first X coordinate, reading the second Y coordinate, writing, blocking and discharging are performed in five phases.

Dosud používaná zapojení řídicích obvodů třívodičových feritových pamětí používají pro záznam a čtení dat pouze dvou signálů. Jeden signál je pro čtení, a to jak první souřadnice X, tak druhé souřadnice Y. Druhý signál je pro zápis a je společný se signálem blokování — inhibit. Při použití pouze těchto signálů dochází u větších matic 8 až 16 kil oslov k prodlužování cyklů a u matic 16 kiloslov k nespolehlivé funkci, a to ze dvou důvodů. První důvod je nabíjení, popřípadě vybíjení parazitních kapacit v době. čtení, čímž se posouvají odezvy v čase, a to podle velikosti dodaného nebo odebraného náboje z parazitních kapacit, což znemožňuje správnou funkci matic 8 a 16 kiloslov uvedených typů paměti. Druhý důvod, který prodlužuje cyklus paměti, je nutnost použití stejných typů spínačů pro inhiibitní a zápisové spínače. V současném stavu součástkové základny, tzn. pro třívodičové paměti použít tranzistorové spínače vzhledem k limitním maximálním proudům, pro které nelze použít běžné integrované spínače. Nevýhodou tranzistorových spínačů vůči integrovaným spínačům je větší zotavovací a spínací doba, což prodlužuje cyklus paměti.The wiring of the three-wire ferrite memory control circuits used so far uses only two signals to record and read data. One signal is read, both the first X coordinate and the second Y coordinate. The second signal is for write and is common to the inhibit-inhibit signal. Using only these signals, cycles are longer in larger 8 to 16 kilometer matrices and unreliable for 16 kilometer matrices, for two reasons. The first reason is charging or discharging the parasitic capacities at the time. reading, thereby shifting the responses over time, according to the amount of charge supplied or removed from the parasitic capacities, making it impossible for the matrices 8 and 16 kilometers of said memory types to function properly. The second reason, which extends the memory cycle, is the need to use the same types of switches for inhibity and write switches. In the current state of the component base, ie. For three-wire memories, use transistor switches with respect to the maximum current limits for which conventional integrated switches cannot be used. The disadvantage of transistor switches relative to integrated switches is a greater recovery and switching time, which extends the memory cycle.

Tyto nedostatky odstraňuje zapojeni pro pětifázové ovládání paměti, které sestává z paměti, spínačů, kodérů, fcomparátorů, součtových obvodů, vybíječů a řadiče podle vynálezu. Jeho podstata spočívá v tom, že první jednotkový vstup paměti je spojen s jednotkovým výstupem prvního spínače. Desítkový výstup prvního spínače je spojen s prvním desítkovým vstupem paměti a se součtovým vstupem prvního součtového obvodu. Výstup prvního součtového obvodu je spojen s vybíjecím vstupem prvního vybíječe. Blokovací vstup prvního vybíječe je spojen s vybíjecím výstupem řadiče a s blokovacím vstupem druhého vybíječe. Vybíjecí vstup druhého vybíječe je spojen s výstupem druhého součtového obvodu. Součtový vstup druhého součtového obvodu je spojen s desítkovým výstupem druhého spínače a se druhým desítkovým vstupem paměti. Inhibitní vstup paměti je spojen s výstupem třetího spínače. Řídicí vstup třetího spínače je spojen s inhibitním výstupem řadiče. Blokovací výstup řadiče je spojen s blokovacím vstupem druhého kodéru a s blokovacím vstupem prvního kodéru. Výstup prvního kodéru je spojen s kódovým vstupem prvního spínače. Čtecí vstup prvního spínače je spojen s prvním čtecím výstupem řadiče. Druhý čtecí výstup řadiče je spojen se čtecím vstupem druhého spínače. Jednotkový výstup druhého spínače je spojen se druhým jednotkovým vstupem paměti. Výstup paměti je spojen se čtecím vstupem komparátoru. Strobovací vstup komparátoru je spojen se strobovacím výstupem řadiče. Zápisový výstup řadiče je spojen se zápisovým vstupem prvního spínače a se zápisovým vstupem druhého spínače. Kódový vstup druhého spínače je spojen s výstupem druhého kodéru.These drawbacks are overcome by the five-phase memory control circuitry, which consists of memory, switches, encoders, comparators, summation circuits, dischargers and a controller according to the invention. It is based on the fact that the first unit memory input is connected to the unit output of the first switch. The decimal output of the first switch is coupled to the first decimal memory input and to the summation input of the first summation circuit. The output of the first summation circuit is coupled to the discharge input of the first discharger. The blocking input of the first discharger is coupled to the discharging output of the controller and the blocking input of the second discharger. The discharge input of the second discharger is coupled to the output of the second summation circuit. The summation input of the second summation circuit is connected to the decimal output of the second switch and to the second decimal input of the memory. The inhibit memory input is connected to the output of the third switch. The control input of the third switch is coupled to the inhibit output of the controller. The controller output blocking output is coupled to the second encoder blocking input and the first encoder blocking input. The output of the first encoder is coupled to the code input of the first switch. The read input of the first switch is connected to the first read output of the controller. The second read output of the controller is connected to the read input of the second switch. The unit output of the second switch is coupled to the second unit memory input. The memory output is connected to the comparator read input. The comparator strobe input is coupled to the controller strobe output. The controller's write output is connected to the write input of the first switch and the write input of the second switch. The code input of the second switch is coupled to the output of the second encoder.

Výhodou zapojení podle vynálezu je, že zaručuje, aby náboj dodávaný do parazitních kapacit prvním a druhým spínačem v době čtení byl vždy konstantní a odezvy z paměti na výstupu paměti byly stále ve stejném čase. Dále toto zapojení umožňuje použít různých typů spínačů.The advantage of the circuit according to the invention is that it ensures that the charge supplied to the parasitic capacities by the first and second switches at the time of reading is always constant and the memory responses at the memory output are always at the same time. Furthermore, this connection allows the use of different types of switches.

Zapojení podle vynálezu je znározněno na připojených výkresech. Na obr. .1 je zapojení pro pětifázové ovládání paměti v blokovém schématu, na obr. 2 je průběh řídicích signálů na výstupech řadiče 12.The circuit according to the invention is illustrated in the accompanying drawings. FIG. 1 shows the circuit diagram for five-phase memory control, and FIG. 2 shows the control signals at the controller 12 outputs.

Jednotlivé bloky zapojení jsou vytvořeny takto: Paměť 1 je tvořená z protkané matice jader třívodičovým způsobem s jednostranným diodovým výběrem. První a druhý spínač 2 a 3 jsou stejné integrované spínače opatřené diodovými obvody. Třetí spínač 6 je tvořen tranzistory s galvanicky oddělenými budicími obvody. Řadič 12, první kodér 4 a druhý kodér 5 jsou tvořeny klopnými obvody a hradly. Komparátor 7 je tvořen záchytnými diodami, diferenciálními zesilovači a obvodem pro převod na logickou úroveň. První součtový obvod 8 a druhý součtový obvod 9 jsou vytvořeny z diod. Vybíječe 10 a 11 jsou realizovány tranzistory s galvanicky odděleným budičem.The individual wiring blocks are formed as follows: The memory 1 is formed from an interwoven matrix of cores in a three-conductor manner with a one-sided diode selection. The first and second switches 2 and 3 are the same integrated switches provided with diode circuits. The third switch 6 consists of transistors with galvanically isolated excitation circuits. The controller 12, the first encoder 4 and the second encoder 5 are formed by flip-flops and gates. The comparator 7 is comprised of catching diodes, differential amplifiers and a logic level conversion circuit. The first total circuit 8 and the second total circuit 9 are formed from diodes. Dischargers 10 and 11 are realized by transistors with galvanically isolated exciter.

První jednotkový vstup 13 paměti 1 je spojen s jednotkovým výstupem 17 prvního spínače 2. Desítkový výstup 18 prvního spínače 2 je spojen s prvním desítkovým vstupem 14 paměti 1 a se součtovým vstupem 43 prvního součtového obvodu 8. Výstup 44 prvního součtového obvodu 8 je spojen s vybíjecím vstupem 47 prvního vybíječe 10. Blokovací vstup 49 prvního vybíječe 10 je spojen s vybíjecím výstupem 31 řadiče 12 a s blokovacím vstupem 50 druhého vybíječe 11. Vybíjecí vstup 48 druhého vybíječe 11 je spojen s výstupem 46 druhého součtového obvodu 9. Součtový vstup 45 druhého součtového obvodu 9 je spojen s desítkovým výstupem 20 druhého spínače 3 a se druhým desítkovým vstupem 16 paměti 1. Inhibitní vstup 26 paměti 1 je spojen s výstupem 25 třetího spínače 6. Řídicí vstup 36 třetího spínače 6 jeThe first unit input 13 of the memory 1 is connected to the unit output 17 of the first switch 2. The decimal output 18 of the first switch 2 is connected to the first decimal input 14 of the memory 1 and to the summation input 43 of the first summation circuit 8. The blocking input 49 of the first discharger 10 is connected to the discharge output 31 of the controller 12 and to the blocking input 50 of the second discharger 11. The discharge input 48 of the second discharger 11 is connected to the output 46 of the second total circuit 9. circuit 9 is connected to the decimal output 20 of the second switch 3 and to the second decimal input 16 of memory 1. The inhibitory input 26 of memory 1 is coupled to the output 25 of the third switch 6. The control input 36 of the third switch 6 is

Claims

SUBJECT

A circuit for five-phase memory control, characterized in that the first unit input (13) of the memory (1) is connected to the unit disconnected with the inhibit output 29 of the controller 12. The blocking output 35 of the controller 12 is connected to the blocking input 38 of the second encoder 5 and the blocking input. The output 23 of the first encoder 4 is coupled to the code input 22 of the first switch

2. The read input 39 of the first switch 2 is connected to the first read output 30 of the controller 12. The second read output 33 of the controller 12 is connected to the read input 42 of the second switch

3. The unit output 19 of the second switch 3 is connected to the second unit input 15 of memory 1. The output 27 of the memory 1 is connected to the read input 28 of the comparator 7. The strobe input 51 of the comparator 7 is connected to the strobe output 34 of the controller 12. it is connected to the write input 40 of the first switch 2 and the write input 41 of the second switch 3. The code input 21 of the second switch 3 is connected to the output 24 of the second encoder 5.

The wiring operates such that the address of the first switch 2 and the second switch 3 is selected by the respective first or second encoder 4, 5. The controller 12 gives a read command 30 to the first switch 2 to begin the first phase. Delayed by the second readout 33, the controller 12 commands the second switch 3 to begin the second phase. Both signals at its first read output 30 and at the second read output 33 terminate simultaneously. At the time of the second phase, the controller 12 commands its strobing output 34 of the comparator 7, which removes data from memory 1. Upon completion of reading, that is, when signals from both reader outputs 30 and 33 of controller 12 disappear, controller 12 transmits two signals simultaneously. One signal that is on the write output 32 of the controller 12 controls the first switch 2 and the second switch 3. The second signal that is on the inhibit output 29 of the controller 12 controls the third switch 6. This condition is called the third phase. The signal at the inhibit output 29 of the controller 12 terminates before the signal at the write output 32 of the controller 12. The time from the end of the inhibit signal to the end of the write signal is the fourth phase. Then the controller 12 commands its discharge output 31 to both dischargers 10 and 11, the fifth phase. In this fifth phase, the discharge current from the first decimal input 14 of memory 1 begins to flow through the first summation circuit 8 to the first discharger 10 and the discharge current from the second decimal input 16 memory 1 flows through the second summation circuit 9 to the second discharger 11. from the discharge output 31 of the controller 12, the controller 12 can immediately repeat the entire cycle consisting of five phases, starting always with the first phase.

The present invention will be utilized in the control of a one-sided diode selection of ferrite three-wire memories with control diodes.

OF THE INVENTION a step (17) of a first switch (2) whose decimal output (18) is connected to the first decimal input (14) of the memory (1) and to the sum input (43) of the first sum circuit (8) whose output (44) is connected a discharging input (47) of a first discharger (10) whose blocking input (49) is connected to a discharging output (31) of the controller (12) and a blocking input (50) of a second discharger (11) whose discharge input (48) is connected an output (46) of the second summation circuit (9), the summation input (45) of which is coupled to the decimal output (20) of the second switch (3) and to the second decimal input (16) of the memory (1); is connected to the output (25) of the third switch (6), the control input (36) of which is coupled to the inhibit output (29) of the controller (12), whose blocking output (35) is coupled to the blocking input (38) of the second encoder (5). ) and with the blocking input (37) of the first encoder (4), the output (23) of which is a step (22) of the first switch (2), the read input (39) of which is connected to the first read output (30) of the controller (12), the second read output (33) of which is connected to the read input (42) of the second switch (3) whose unit output (19) is connected to the second unit input (15) of the memory (1), the output (27) of which is connected to the read input (28) of the comparator (7), whose strobe input (51) is connected to the strobe output (34) a controller (12) whose write output (32) is connected to a write input (40) of the first switch (2) and a write input (41) of the second switch (3) whose code input (21) is connected to the output (24) a second encoder (5).